1、蓬山大修課程設(shè)計(jì)說明書題目：答案提示板學(xué)院（系）：年級專業(yè)：10級應(yīng)用電子學(xué) 號：學(xué)生姓名：張騰指導(dǎo)教師： 教師職稱：實(shí)驗(yàn)師實(shí)驗(yàn)師燕山大學(xué)課程設(shè)計(jì)（論文）任務(wù)書院（系）：電氣丁程學(xué)院基層教學(xué)單位：電子實(shí)驗(yàn)中心學(xué)號學(xué)生姓名張騰專業(yè)（班級）10級應(yīng)用電子 一班設(shè)計(jì)題目答案提小板設(shè)計(jì)技術(shù)參數(shù)?雙色點(diǎn)陣顯示紅色的 “ X ”或綠色的“ J ”?通過撥碼開關(guān)選擇是顯示紅色的“X”還是顯示綠色的“ /”?顯示“ X”時，報警：響5秒停2秒，循環(huán)?“ X ”或“ J ”顯示超過1分鐘后，自動滅設(shè)計(jì)要求?采用雙色點(diǎn)陣?撥碼開關(guān)控制選項(xiàng)?蜂鳴器工作量?學(xué)會使用Max+Plusll軟件、Verilog HDL 語

2、言和實(shí)驗(yàn)箱；?獨(dú)立完成電路設(shè)計(jì)，編程下載、連接電路和調(diào)試；?參加答辯并書寫任務(wù)書。工 作 計(jì)戈U1. 了解EDA的基本知識，學(xué)習(xí)使用軟件 Max+PlusIL下發(fā)任務(wù)書，開始電 路設(shè) 計(jì)；2. 學(xué)習(xí)Verilog HDL 語言，用Verilog HDL 進(jìn)行程序設(shè)計(jì)3. 學(xué)習(xí)使用實(shí)驗(yàn)箱，繼續(xù)電路設(shè)計(jì)；4. 完成電路設(shè)計(jì)；5. 編程下載、連接電路、調(diào)試和驗(yàn)收；6答辯并書寫任務(wù)書參考資料數(shù)字電子技術(shù)基礎(chǔ).常丹華主編.電子工業(yè)出版社. EDA課程設(shè)計(jì)A指導(dǎo)書.指導(dǎo)教師簽字 陳白、鄭兆兆基層教學(xué)單位主任簽字金海龍說明：此表一式四份，學(xué)生、指導(dǎo)教師、基層教學(xué)單位、系部各一份。2013 年 1 月 4 口

3、第一章摘要 4第二章引言 5第三章設(shè)計(jì)分析 63. 1 設(shè)計(jì)技術(shù)參數(shù) . 63. 2 設(shè)計(jì)思路 63.3 模塊介紹 . 63.4 真值表. 7第四章 Verilog HDL 設(shè)計(jì)源程序 9第五章波形仿真圖 14第六章管腳鎖定及硬件連線 17第七章總結(jié) 19參考文獻(xiàn) 20第一章 摘 要20 世紀(jì) 90 年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電 子電路 設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在 電子技術(shù)設(shè)計(jì) 領(lǐng)域，可編程邏輯器件（如 CPLD、FPGA） 的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。面對當(dāng)今飛速發(fā)展的電子

4、產(chǎn)品市場，電 子設(shè)計(jì)人員需要更加實(shí)用、 更加快捷的 EDA 工具，使用統(tǒng)一的集成化設(shè)計(jì)環(huán)境，改變傳 統(tǒng)設(shè)計(jì)思路，即優(yōu)先考慮具體物理 實(shí)現(xiàn)方式，而將精力集中到設(shè)計(jì)思路、方案比較和尋 找最優(yōu)化設(shè)計(jì)等方面，以最快的速度開發(fā) 出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品。而今天EDA 工具將向著功能強(qiáng)大、簡單易學(xué)、實(shí)用方便的方向發(fā)展。這次EDA課程設(shè)計(jì)，我做的課題是答案提示板，基于基本要求，從 Verilog HDL語言入 手。首先簡單介紹一下 EDA,VHDL等的有關(guān)知識，然后介紹我的設(shè)計(jì)思想，并用硬件描述語言寫岀設(shè)計(jì)源程序，還附上各個模塊的仿真波形圖，最后是我這次EDA課設(shè)的一些心得體會。第二章 引 言2.1

5、EDA 簡介EDA 是電子設(shè)計(jì)自動化 ( Electronic Design Automation) 的縮寫， EDA 技術(shù)， 就是以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述 的主要表達(dá)方式， 以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)軟件及實(shí)驗(yàn)開發(fā) 系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟 件，自動完成用軟件的方式設(shè)計(jì)的電子 系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏 輯綜合及優(yōu)化、邏輯 布局布線、邏輯仿真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、 編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。 EDA 技術(shù)的出現(xiàn)，極 大地提高了電路設(shè)計(jì)的效率和可行性，減

6、輕了設(shè)計(jì)者的勞動強(qiáng)度。2.2 Verilog HDL 簡介VerilogHDL是目前應(yīng)用最為廣泛的硬件描述語言之一，被IEEE采納為IEEESTD. 1364-1995(也稱為 Verilog-1995) 和 IEEE STD。Verilog HDL可以進(jìn)行算法級 (Algorithm), 寄存器輸岀級(RTL),燃I級(Logic)、門級(Gate)和版圖級(Layout)等各個層次的電路設(shè)計(jì)和描述。設(shè)計(jì)者只需要利用計(jì)算機(jī)的強(qiáng)大功能，在EDA工具的支 持下，通過Verilog HDL的描述，完成數(shù)字電路和系統(tǒng)的設(shè)計(jì)即可，從而提高了設(shè)計(jì)效 率，降低了設(shè)計(jì)者的勞動強(qiáng)度。Verilog HDL 程

7、序設(shè)計(jì)是由模塊 (module) 構(gòu)成的，一個完整的 Verilog HDL 設(shè)計(jì) 模塊包括 端口定義、 I/O 聲明、變量類型聲明和功能描述等 4 個部分。 Verilog HDL 語言 特點(diǎn)：(1) Verilog HDL語法規(guī)則與C語言十分相像。(2) Verilog HDL 語法檢查不嚴(yán)格。(3) Verilog HDL 自身帶有仿真指令。第三章設(shè)計(jì)分析3. 1 設(shè)計(jì)技術(shù)參數(shù)1 采用雙色點(diǎn)陣。2雙色點(diǎn)陣顯示紅色的“X”或綠色的“3 通過撥碼開關(guān)選擇是顯示紅色的“X ”還是顯示綠色的“ V”4顯示“ X”時，報警：響5秒停2秒，循環(huán)5“X ”或顯示超過 1 分鐘后，自動滅3. 2 設(shè)計(jì)思

8、路本設(shè)計(jì)名稱為答案提示板，我設(shè)置了兩個頻率的時鐘信號，中頻W24HZ勺clkl信號和低頻1HZ的clk2 信號，分別用來控制點(diǎn)陣的掃描和蜂鳴器的響 5 秒停 2 秒的循環(huán)以 及計(jì)時一分鐘。當(dāng)撥碼開關(guān)為高 電平時，點(diǎn)陣顯示綠色的“ /”，計(jì)時一分鐘自動滅；當(dāng) 撥碼開關(guān)撥到低電平時，點(diǎn)陣顯示紅色的“X”，蜂鳴器開始響5秒停2秒，并循環(huán)，也 是計(jì)時一分鐘后自動滅。當(dāng)點(diǎn)陣不顯示時（即顯示“X”或“ 一分鐘后自動滅），改 變撥碼開關(guān)的狀態(tài)，點(diǎn)陣會繼續(xù)顯示“X”或“這就是我的設(shè)計(jì)思路。3. 3 模塊介紹根據(jù)設(shè)計(jì)要求，我用了一個模塊實(shí)現(xiàn)，模塊中包含了兩個 always 塊。第一個 always 塊，中頻信號

9、 掃描，當(dāng)撥碼開關(guān)switch處于高電平時，顯示綠色的“ J”；當(dāng)撥碼開關(guān) switch處于低電平時，顯示紅色的“X”。第二個al way s 塊中，使用低頻clk2信號，利用變量c控制m蜂鳴信號，繼而控制蜂鳴器 實(shí)現(xiàn)響5秒停2秒，循環(huán)；無論是顯示紅 色的“X”還是綠色的“ J”，用q變量計(jì)數(shù)，q從0開始計(jì)數(shù) 到59,計(jì)滿 60 個數(shù)（即 1 分鐘），進(jìn)位 oc=l, 并在第一個 always 塊中判斷 oc 是否為 1, 如果 oc 為 1,則使 點(diǎn)陣 行信號全為1,列信號全為0,實(shí)現(xiàn)點(diǎn)陣亮一分鐘后自動滅，如果之前顯示的是紅色的“X”，當(dāng)計(jì)數(shù)使d為撥碼開關(guān)switch的原狀態(tài)，判斷當(dāng)撥碼開關(guān)

10、狀態(tài)改變時，使oc為0, q為0,重新開始計(jì)時3. 4真值表(1)點(diǎn)陣顯示紅色的"X ”的真值表switchb"ow0"ow1"ow2row3row4row5row6row7goglg2g3g4g5g6g7101111110110000000111111101101000000121111011100100010131110111100010100141101111100001000(2)點(diǎn)陣顯示綠色的“真值表switcharow0row1row2row3row4row5row6row7rOrlr2r3r4r5r6r0011111101010000100

11、11111101100100100021111011100011000031110111100011000041101111100100100051011111101000010(3)蜂鳴器的真值表gCm1XXXX0000001000011000101000111001001001010001100(4)計(jì)時一分鐘的進(jìn)位與輸出的關(guān)系真值表ocd (row)e(col 8r)f (col 8g)0xxxxxxxxxxxxxxxxxxxxxxxx1111111110000000000000000第四章 Verilog HDL源程序設(shè)計(jì)設(shè)計(jì)題目的源程序如下：module daantishiban(s

12、witch, clkl, clk2, m, row, r, g);input switch, clkl, clk2; / 撥碼開關(guān)及時鐘信號output m; / 蜂鳴器信號語句執(zhí)行中間變量語句執(zhí)行中間變量語句執(zhí)行中間變量output7:0 row;output7:0 r;output7:0 g;reg m;reg7:0 row;reg7:0 r;reg7:0 g;reg2:0 a; /casereg2:0 b; /casereg3:0 c; /case點(diǎn)陣行信號/ 點(diǎn)陣紅色列信號點(diǎn)陣綠色列信號reg5:0 q; / 循環(huán)計(jì)數(shù)定義reg d; / 判斷 switch 是否改變的中間變量rego

13、c; / 計(jì)數(shù)進(jìn)位/switch 為高always?(posedge clkl) begin if (switch) 電平時，點(diǎn)陣顯示綠色的 beginr= bOOOOOOOO;case(a)0:beginrow=8blOllllll;g=8'bOOOOOOOl;a=a+l;end 1:beginrow* bl1011111;g=8, bOOOOOOlO; a=a+l; end2:beginrow=85blllOllll;g=8,b01000100;a=a+l;end3:beginrow=8,bllllOlll;g=8,bOOlOlOOO;a=a+l;end4:beginrow=8&#

14、39;blllllOll;g=8bOOOlOOOO;a=a+l;endendcase if(a=5) a=0;endelse /switch 為低電平時點(diǎn)陣顯示紅色的 "X” beging=8, bOOOOOOOO;case (b)0:begin row=8blOllllll; r=8bOlOOOOlO;b=b+l; end1:begin row=8, bllOlll11; r=8, bOOlOOlOO;b=b+l; end2:begin row=8, blllOllll; r=8, bOOOllOOO;b=b+l; end3:begin row=8, bllllOlll; r=85

15、5 bOOOHOOO;b=b+l; end4:begin row=8, blllllOll; r=8, bOOlOOlOO;b=b+l; end5:begin row=8, bllll1101; r=855 bOlOOOOlO;b=b+l; endendcase if(b=6) b=0;endif (oc) / 進(jìn)位為 1, 點(diǎn)陣滅beginrow* bll 111111;r=8' bOOOOOOOO;g=8' bOOOOOOOO;endendalways?(posedge clk2)beginelse /if (switch) m 二 0; / 顯示綠色的時，蜂鳴器不響顯示紅

16、色的 “X ”時，蜂鳴器響 5 秒停 2 秒begin case(c)bOOOO:m=l;9001:111=1;'b0010:m 二 1;'bOOll:m=l;9100:111=1;'bOlOl:m0;'b0110:ni0;endcasec=c+l;if(c>'b0110) c= bOOOO;end是否改變if (d=! switch) 判斷 switchbegin oc=0;q=0;d=switch;endif(q<6 ， bllll00)/ 計(jì)時一分鐘beginq=q+l ；oc=0;end elsebeginoc=l;m=0; end

17、endendmodule(1)例題的波形仿真圖(2)點(diǎn)陣顯示綠色的“J”的波形仿真圖 W*(4)蜂鳴器的波形仿真圖(5)X ”或“ J ”顯示超過1分鐘后，自動滅的波形仿真圖IffrrrrjrTLrLrutfflEffllrtiJ1T1* J t<l AI詐；"崗5寸云才苗臥甘二皈y第六章管腳鎖定及硬件連線CLOCK 115. 1 管腳鎖定及硬件連接 clkl PIN7 10elk 2 - PIN9 10 -CL0CK21switch- PIN74 10 - SW9rowO- - PIN172 10- R0W1rowl - - PIN71 10 - R0W2row2 - - P

18、IN7310 -R0W3row3 - - PIN70 10 - R0W4row4 - - PIN69 10 - R0W5row5 - - PIN68 10 - R0W6row6 - - PIN198 10 R0W7row7 - - PIN197 10 R0W8g0- PIN196 10 - GA1gl PIN195 10 - GA2g2- PIN192 10 - GA3g3- PIN193 10 - GA4g4- PIN191 10 - GA5g5- PIN190 10 - GA6g6 PIN189 10 GA7g7- PIN187 10 - GA8r0 PIN179 10 - RA1rl P

19、IN177 10 - RA2r2 PIN176 10 - RA3r3 PIN175 10 - RA4r4 PIN174 10 - RA5r5 - PIN173 10- RA6r6 - PIN93 10 - RA7r7 - PIN92 10 - RA8m- - PIN38I0 -SPEAKER通過這兩周的EDA課程設(shè)計(jì)我學(xué)到了很多有用的知識。通過點(diǎn)陣控制、蜂鳴器控制設(shè)計(jì)學(xué)會了 MAX+plusII 的基本操作，了解了 Verilog HDL 語言的基礎(chǔ)知識，學(xué)會了運(yùn)用 簡單的語句 編寫程序的基本模塊和管腳鎖定及硬件連線等，學(xué)會了如何得到波形仿真圖，并能通過波形仿真圖判斷程序是否符合設(shè)計(jì)要求，了解了實(shí)驗(yàn)箱上各個功能模塊的原理和使用方法，下載程序并在實(shí)驗(yàn)箱上顯示結(jié)果的過程聽過此次課程設(shè)計(jì)我初步了解了EDAo EDA 是電子設(shè)計(jì)自動化 (Electron