基于ssh的3dddflash構(gòu)造技術(shù)研究

1細(xì)胞單位peri構(gòu)造circularsummary（簡(jiǎn)稱circout）的結(jié)構(gòu)由美光（微型）和英特爾（英特爾）聯(lián)合開發(fā)。3ddd字節(jié)單元（刀片）的陣列堆棧用于外圍電路c邏輯ic，以縮短3dsd網(wǎng)格解決方案的芯片面積。DIGITIMESResearch觀察,三星電子(SamsungElectronics)已提出類似此一構(gòu)造的COP(CellOverPeri)方案,將有利整合組件廠(IntegratedDeviceManufacturer;IDM)三星、東芝(Toshiba)提升其3DNANDFlash競(jìng)爭(zhēng)力。然而,CellonPeri構(gòu)造將原先在不同制程制作的3DNANDFlash與邏輯電路結(jié)合于單一制程,雖有其優(yōu)點(diǎn),但尚存諸多課題,包括相關(guān)產(chǎn)線與設(shè)備需延伸、擴(kuò)大,將導(dǎo)致業(yè)者的資本支出增加,且3DNANDFlash經(jīng)高溫制程后,恐因高溫而破壞下方CMOS電路,將影響良率。由于三星同時(shí)生產(chǎn)3DNANDFlash與邏輯電路,如CellonPeri構(gòu)造能克服良率與成本等問題,可望成為其爭(zhēng)取蘋果(Apple)應(yīng)用處理器(ApplicationProcessor;AP)訂單的優(yōu)勢(shì),而東芝半導(dǎo)體事業(yè)涵蓋3DNANDFlash與系統(tǒng)LSI,美光與英特爾陣營亦可結(jié)合雙方3DNANDFlash與CPU,運(yùn)用CellonPeri構(gòu)造,有助其提升3DNANDFlash競(jìng)爭(zhēng)力。23化學(xué)機(jī)械研磨cheming3DNANDFlash引進(jìn)CellonPeri構(gòu)造,由于在形成外圍區(qū)域后,需經(jīng)過化學(xué)機(jī)械研磨(ChemicalMechanicalPolishing;CMP)制程使之平坦化,才能于其上形成3DNANDFlash單元數(shù)組,將使得CMP制程的重要性提高。2.1h解決方案芯片面積CellonPeri系由美光與英特爾陣營所開發(fā),其與PeriunderCell是相同概念,意味著先形成外圍(Peripheral)區(qū)域后,再堆棧單元,也就是運(yùn)用將3DNANDFlash單元數(shù)組堆棧在外圍電路CMOS邏輯IC上的方式,縮減3DNANDFlash解決方案的芯片面積(圖1)。具體而言,CellonPeri構(gòu)造將字符線譯碼電路與感測(cè)放大器(SenseAmplifier)電路置于下層,且將3DNANDFlash單元數(shù)組置于上層。為此,CellonPeri構(gòu)造需增加約4層的金屬配線,其中2層金屬配線位在3DNANDFlash單元數(shù)組下方,用來鏈接上方3DNANDFlash單元數(shù)組及下方CMOS電路。至于另2層金屬配線,則在3DNANDFlash單元數(shù)組上方,分別為位線與電源總線(Bus)。換個(gè)方式比喻,CellonPeri構(gòu)造如同將商店街設(shè)于住宅下方的住商混合大樓,有利于節(jié)省土地面積,反觀既有構(gòu)造則如同住宅與商業(yè)用途各自分開的兩棟大樓,需較大土地面積。由于外圍區(qū)域占整體3DNANDFlash約30%面積,將3DNANDFlash單元數(shù)組堆棧在外圍電路之上,有助于采用3DNANDFlash解決方案縮減芯片面積。2.2d法律法規(guī)及成本CellonPeri雖由美光與英特爾陣營開發(fā),然而三星已提出類似此一構(gòu)造的COP(CellOverPeri)方案,2015年12月三星于國際電子組件會(huì)議(InternationalElectronDevicesMeeting;IEDM)的技術(shù)解說講座上,提出將3D內(nèi)存數(shù)組堆棧于外圍電路上的COP方案。三星運(yùn)用COP,將3DNANDFlash單元數(shù)組堆棧在外圍與核心電路上,可達(dá)成采V-NAND解決方案的最小芯片尺寸,然而COP在制程步驟與成本方面,尚存在課題待克服(圖2)。IDM三星因同時(shí)生產(chǎn)3DNANDFlash與邏輯電路,CellonPeri構(gòu)造可望應(yīng)用于三星自有品牌移動(dòng)裝置用AP,并成為其爭(zhēng)取系統(tǒng)級(jí)蘋果AP訂單的優(yōu)勢(shì)。除三星外,美光與英特爾陣營亦可運(yùn)用CellonPeri構(gòu)造,結(jié)合雙方3DNANDFlash與CPU,而東芝則可將3DNANDFlash堆棧于其系統(tǒng)LSI上,以提升3DNANDFlash的競(jìng)爭(zhēng)力。CellonPeri構(gòu)造將原先在不同制程制作的3DNANDFlash與邏輯電路結(jié)合于單一制程,雖有助縮減芯片面積,但存在3項(xiàng)課題。首先,其相關(guān)產(chǎn)線與設(shè)備皆需延伸、擴(kuò)大,將導(dǎo)致業(yè)者的資本支出增加。其次,3DNANDFlash在經(jīng)過高溫制程之后,堆棧于邏輯電路上,恐因高溫而破壞下方CMOS電路,此將影響良率。另外,原先3DNANDFlash與邏輯電路分開制作,約需30天,然采用CellonPeri構(gòu)造結(jié)合于單一制程,制作時(shí)間可能增加至45~60天。2.3化學(xué)研磨晶圓3DNANDFlash透過CellonPeri構(gòu)造與邏輯電路整合于單一制程,需有足夠的CMP對(duì)應(yīng),主因在形成外圍區(qū)域后,需經(jīng)過CMP制程使之平坦化,才能于其上形成3DNANDFlash單元數(shù)組。CMP制程系在旋轉(zhuǎn)臺(tái)(Platen)上裝設(shè)拋光墊(Pad),將已經(jīng)過化學(xué)氣相沉積(ChemicalVaporDeposition;CVD)制程的晶圓吸附在吸頭(Head)上,再施加壓力,使晶圓旋轉(zhuǎn),配合研磨液(Slurry)進(jìn)行化學(xué)或機(jī)械研磨,使晶圓平坦化(圖3)。CMP主要可分成3種方式,其依據(jù)CVD制程所生成的晶圓薄膜特性,透過不同的研磨液,進(jìn)行金屬膜、氧化膜、多晶硅膜等不同方式的CMP,使晶圓平坦化。金屬膜CMP制程可分成鎢CMP與銅CMP,其中,銅CMP存在環(huán)境污染問題,而與氧化膜CMP相較,金屬膜CMP所產(chǎn)生的研磨粒子(Particle)較多,然較少刮傷(Scratch)問題(圖4)。另一方面,氧化膜CMP制程可大致區(qū)分成淺溝渠隔離(ShallowTrenchIsolation;STI)CMP,及層間介電層(Inter-LevelDielectric;ILD)/金屬內(nèi)介電層(Inter-MetalDielectric;IMD)CMP。觀察氧化膜CMP主要架構(gòu),以90nm以下內(nèi)存組件為例,其第一與第二步驟使用氣相(Fume)二氧化硅研磨液,控制研磨量在300nm,第三步驟則采氧化鈰研磨液,研磨量在250nm左右。與金屬膜CMP相較,氧化膜CMP因氧化膜較脆弱,相對(duì)容易產(chǎn)生刮傷與缺陷(Defect),故需使用可有效減少刮傷與缺陷等問題的研磨液。2.4日商材料配比觀察2015年全球CMP設(shè)備市場(chǎng)金額占有率,美商應(yīng)用材料(AppliedMaterials)以60~70%市占率居冠,日商荏原制作所(Ebara)則以20~30%居次,而包括韓國工廠KCTech在內(nèi)的其他業(yè)者合計(jì)占有率僅10%左右。整體觀察,3DNANDFlash引進(jìn)CellonPeri構(gòu)造將使得CMP制程的重要性提高,而全球CMP設(shè)備主要掌握在美國與日本業(yè)者手中,在2016年美元與日?qǐng)A匯率相對(duì)韓元強(qiáng)勢(shì)的情況下,三星于取得CMP設(shè)備將面臨較高的成本壓力。3提升3dcdfle的增加至2016年上半年,全球3DNANDFlash主要由三星供應(yīng),2016年下半年隨東芝、美光等內(nèi)存業(yè)者陸續(xù)量產(chǎn)3DNANDFlash,全球3DNANDFlash供貨商有4家。然而三星已規(guī)劃增產(chǎn)3DNANDFlash,向著64層堆棧架構(gòu)邁進(jìn),短期內(nèi)三星仍將具備產(chǎn)能與技術(shù)優(yōu)勢(shì)。在供應(yīng)家數(shù)增加的情況下,提升3DNANDFlash競(jìng)爭(zhēng)力將漸受重視,美光與英特爾陣營所開發(fā)CellonPeri構(gòu)造可縮減采3DNANDF