第四章

組合邏輯電路重難點：組合邏輯電路（芯片）的分析與設計4.1組合邏輯電路的分析與設計

4.4譯碼器

4.2組合邏輯電路的競爭冒險

4.3編碼器

4.6加法器4.5數據分配器與數據選擇器4.7數值比較器數字電路按照邏輯功能和電路結構的不同特點可劃分為兩大類：組合邏輯電路時序邏輯電路相關知識回顧：邏輯運算邏輯門與或非異或同或非門與門或門與非門或非門異或門同或門本章任務：1.組合邏輯電路的分析與設計2.常用組合邏輯模塊的使用由邏輯門組成(2)學習常用中規模集成模塊(3)了解電路中的競爭和冒險現象本章重點(1)掌握分析和設計組合電路的基本方法加法器比較器譯碼器編碼器選擇器分配器本章基本內容(1)電路分析與設計經典的方法(2)常用組合邏輯模塊的靈活應用組合邏輯電路的等價變換狄摩根定律的應用：與非門作為通用元件

一個與非門用作非門兩個與非門用作與門三個與非門用作或門思考：如何用與非門實現F=A+B?F=AB?或非門作為通用元件一個或非門用作非門兩個或非門用作或門三個或非門用作與門思考：如何用或非門實現利用與非門、或非門進行等價變換中間輸出與輸入帶兩個小圓圈符號，兩個連續的小圓圈符號可以直接去掉。4.1組合邏輯電路的分析與設計組合邏輯電路的一般框圖在任何時刻，輸出狀態只取決于同一時刻各輸入狀態的組合，而與先前狀態無關的邏輯電路稱為組合邏輯電路。它可用如下的邏輯函數來描述，即： Fi=fi(A1，A2，…，An)(i=1，2，…，m)， 式中A1，A2，…，An為輸入變量。組合邏輯電路的特點：（1）輸出與輸入之間沒有反饋延遲通路；（2）電路中不含記憶元件。（3）輸出與電路原來的狀態無關A1A2An…組合邏輯電路F1F2Fm…一.組合邏輯電路的分析

組合邏輯電路的分析是對已知的邏輯電路用邏輯代數的原理加以解析，以判斷其邏輯功能或提出改進方案。分析一般分為以下步驟:(1)從已知的邏輯電路寫出邏輯表達式。(2)運用邏輯代數變換和化簡。(3)列出真值表。（可選）(4)根據真值表進行邏輯分析與改進。(5)確定電路的邏輯功能下面通過實例具體說明分析過程：例1分析右圖的邏輯電路。解：1）列出表達式2）變換或化簡電路實現對A、B的異或運算。T1=T2=T3=F=F=A+B3）真值表ABF000011101110例2分析右圖的邏輯電路。解：1）列出表達式2）變換或化簡3）真值表F=A+ABC+C=(A+C)+ABC=A+C+ABC=A+C=ABCABCABCCA·ACF&&&4）改進電路ABCF&&&&ABCAABCABCC電路實現對A、C的或運算。例3分析右圖的邏輯電路。SABT1T2F000000001000010101011101100000101011110000111011解：根據電路圖得到邏輯函數表達式為：真值表為：根據真值表可以看出，當S=0時，輸出端F的值與輸入端A保持一致，即F=A；當S=1時，輸出端F的值與輸入端B保持一致，即F=B。所以，這是一個2選1的數據選擇器，S為選擇控制端。例4分析右圖中的邏輯電路111111真值表變換化簡F=A+B+C=A()+B()+C()=AB+AC+AB+BC+AC+BCABCCABCBABCA··解:F=ABCF&&&&ABCAABCC&ABCB

從真值表可看出，電路的邏輯功能為：輸入相同，輸出為0；輸入相異，輸出為1。從邏輯表達式看，化簡后為最簡與或函數式，但不是最簡單的與非邏輯函數式。化簡視實際情況而定。ABCF00000010010001111000101111011111真值表因此該電路為少數服從多數電路，稱表決電路。解：（1）由電路圖得邏輯表達式（2）由邏輯表達式得真值表（3）功能分析：多數輸入變量為1，輸出F為1；多數輸入變量為0，輸出F為0。例5：試分析右圖所示邏輯電路的功能。&&&&ABCF解：（1）由電路圖得表達式例6：試分析下圖所示邏輯電路的功能。=1G2B2=1G1B1=1G0B0G3B3自然二進制碼格雷碼B3B2B1B0

G3G2G1G00000 0000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000（2）列出真值表本電路是自然二進制碼至格雷碼的轉換電路。（3）分析功能注意：利用此式時對碼位序號大于（n-1）的位應按0處理，如本例碼位的最大序號i=3，故B4應為0，才能得到正確的結果。推廣到一般，將n位自然二進制碼轉換成n位格雷碼：Gi=Bi⊕Bi+1

（i=0、1、2、…、n-1）自然二進制碼至格雷碼的轉換組合邏輯電路分析中應該注意的問題包括：1.充分利用各種分析方法，以達到能快速解決問題的目的。2.熟悉基本的邏輯符號及其表達式。3.正確熟練運用公式法或卡諾圖法化簡，防止化簡過程中出現不必要的錯誤。4.化簡完成得到最簡的函數表達式后，應該應用幾組不同的輸入數據來加以驗證。

步驟：根據要求設計出實際邏輯電路形式變換根據設計所用芯片要求選擇所需門電路根據設計要求分析題意，將設計要求轉化為邏輯關系，這一步為設計組合邏輯電路的關鍵確定輸入、輸出變量、列出真值表寫出表達式并簡化畫邏輯電路圖二組合邏輯電路的設計二組合邏輯電路的設計原理性邏輯設計的一般步驟如下：(1)分析設計任務，確定輸入、輸出變量，找到輸出與輸入之間的因果關系，列出真值表；

(2)根據真值表寫出邏輯表達式,(3)化簡變換邏輯表達式，從而畫出邏輯圖。

例1設計一個有三個輸入變量ABC的奇偶校正電路。輸入量1的個數為奇數時，輸出F為1；輸入量1的個數為偶數時，輸出F為0。解：1）列真值表真值表2）寫出表達式3）化簡變換、畫出邏輯電路ABC1=1=F邏輯電路例2設三臺電動機A、B、C，要求(1)A開機則B也開機；(2)B開機則C也開機。如果不滿足上述條件，即發生報警。試寫出報警信號邏輯表達式，并用與非門實現。真值表解:設輸出變量F報警為1，輸入變量ABC開機為1。邏輯表達式及化簡變換邏輯電路ACF&&&&&B例3試設計一個三人表決電路，多數人同意，提案通過，否則提案不通過。BC

A00011110011111真值表解：設輸出變量F，提案通過為1，輸入變量A、B、C，表決同意為1。ABCF00000010010001111000101111011111=BC+AC+AB邏輯表達式及化簡變換邏輯電路最簡的邏輯表達式用一定規格的集成器件實現時，其電路結構不一定是最簡單和最經濟的，這是工程設計與原理設計的不同之處。

例4：半加器的設計（1）確定輸入、輸出變量（3）寫出輸出函數（4）畫邏輯圖輸入輸出被加數A

加數B

和S

進位C0000011010101101（5）邏輯符號&ABC=1S∑COSCAB半加器邏輯符號由表達式知，若無特別要求，用一個異或門和一個與門即可實現半加器電路。電路圖為：分析：半加器是將兩個一位二進制數相加求和及向高位進位的電路。因此，有兩個輸入（加數與被加數）及兩個輸出（和與進位）。設被加數和加數分別為A和B，和與進位分別為S、C，（2）列真值表將用“異或”門實現的半加器改為用“與非”門實現函數表達式變換形式：用“與非”門實現半加器邏輯圖如圖所示：&ABC&S&&&課堂練習1：設計一個4位的典型格雷碼轉為自然二進制數的電路解:根據典型格雷碼轉化為自然二進制的運算規則，可得已下布爾表達式：格雷碼二進制代碼二進制代碼格雷碼格雷碼二進制代碼再配合數據選擇器，我們可以設計實現一個典型格雷碼和二進制代碼相互轉換的電路。解:××××××課堂練習2：設計一個8421BCD碼的檢碼電路，要求當輸入量DCBA≤2，或>7時，電路輸出F為高電平，試用最少的2輸入與非門設計該電路。真值表ACF&&B&&課堂練習3：舉重比賽有三個裁判員A、B、C，另外有一個主裁判D。A、B、C裁判認為合格時為一票,D裁判認為合格時為二票。多數通過時輸出F=1。試用與非門設計多數通過的表決電路。解:真值表11××1×1×1××1×1

1

1FABCD&&&&&前面分析組合邏輯電路時，都沒有考慮門電路的延遲時間對電路產生的影響。實際上，從信號輸入到輸出的過程中，不同通路上門的級數不同，或者門電路平均延遲時間的差異，使信號從輸入經不同通路傳輸到輸出級的時間不同。由于這個原因，可能會使邏輯電路產生錯誤輸出。通常把這種現象稱為競爭冒險。4.2組合邏輯電路的競爭與冒險一.產生競爭冒險的原因與門G2的2個輸入信號ā和A在不同的時刻到達的現象，通常稱為競爭，由此而產生輸出干擾脈沖的現象稱為冒險。由以上分析可知，當電路中存在由非門產生的互補信號，且在互補信號的狀態發生變化時就可能出現冒險現象，這是產生競爭冒險的原因之一。ā滯后AāA例如：邏輯電路如圖所示電路輸出邏輯表達式為F=AC+Bā，當C和B都為1時，F=A+ā=1與A的狀態無關

。但是，在A由1變0時，

ā由0變1有一延遲時間，在這個時間間隔內，

G2和G3的輸出AC和Bā同時為0，因而使輸出出現一負跳變的窄脈沖，即冒險現象。

工作波形圖

二、競爭與冒險的判斷代數法：邏輯函數在一定條件下能簡化成卡諾圖法：如函數卡諾圖上為簡化作的圈相切，且相切處又無其他圈包含，則可能有險象。如圖所示電路的卡諾圖兩圈相切，故有險象。≥1AFf1f2&&B&CCABC000111100100111100兩圈相切有險象三、冒險現象的消除1.增加冗余項如圖所示卡諾圖，只要在兩圈相切處增加一個圈（冗余），就能消除冒險。增加冗余項可以解決每次只有單個輸入信號發生變化時電路的冒險問題，卻不能解決多個輸入信號同時發生變化時的冒險現象，適用范圍有限。ABC000111100100111100增加冗余圈克服險象ABC000111100100111100兩圈相切有險象三、冒險現象的消除２.增加選通信號在可能產生冒險的門電路的輸入端增加一個選通脈沖。當輸入信號變換完成，進入穩態后，才啟動選通脈沖，將門打開。這樣，輸出就不會出現冒險脈沖。1.增加冗余項增加選通信號的方法比較簡單，一般無需增加電路元件，但選通信號必須與輸入信號維持嚴格的時間關系，因此選通信號的產生并不容易。３.輸出接濾波電容1.增加冗余項２.增加選通信號由于競爭冒險產生的干擾脈沖的寬度一般都很窄，在可能產生冒險的門電路輸出端并接一個濾波電容（一般為4～20pF），使輸出波形上升沿和下降沿都變得比較緩慢，從而起到消除冒險現象的作用。三、冒險現象的消除輸出端接濾波電容方便易行，但會使輸出電壓波形變壞，僅適合對信號波形要求不高的場合。

4.3編碼器將若干個0和1按一定規律編排成二進制代碼，稱為編碼。完成編碼工作的電路稱為編碼器。輸入m位代碼；輸出n位二進制代碼（m≤2n）。特點：1）編碼器有若干個輸入，在某一時刻只有一個輸入信號有效，被轉換為二進制代碼。該信號取值與其它輸入信號不同，若為1稱高電平輸入有效，否則稱低電平輸入有效。2）編碼器輸出為二進制代碼。若輸出代碼按有效輸入端下標所對應的二進制編碼輸出，這種情況稱為輸出高電平有效；若輸出代碼按有效輸入端下標所對應的二進制編碼的反碼輸出，這種情況稱為輸出低電平有效。由功能表可知：編碼器有4個輸入信號，高電平有效；2位二進制代碼輸出，高電平有效。邏輯表達式:Y1=ī0ī1I2ī3+ī0ī1ī2I3Y0=ī0I1ī2ī3+ī0ī1ī2I3輸入輸出I0I1I2I3Y1Y0100000010001001010000111功能表編碼器的工作原理

1.4線-2線編碼器邏輯電路值得注意：在邏輯圖中，當I0I1I2I3=0000和I0I1I2I3=1000時，Y1Y0=00，前者輸出無效，而后者輸出有效，這兩種情況在實際中是必須加以區別的。

100000000001000011110010000001110000改進邏輯電路電路中增加一個輸出信號GS，稱為輸出使能標志。輸入信號中只要存在有效電平，則GS=1，輸出代碼00為有效；只有I0～I3均為0時，GS=0，此時的輸出代碼00為無效代碼。

4個輸入的優先級別的高低次序依次為I3、I2、I1、I0。邏輯表達式為：

Y1=I2ī3+I3Y0=I1ī2ī3+I3

由于有了無關項，邏輯表達式比前面介紹的非優先編碼器簡單些。

2.優先編碼器上面討論的編碼器對輸入信號有一定的要求，即任何時刻輸入有效信號不能超過1個。當同一時刻出現多個有效的輸入信號，會引起輸出混亂。為保證工作可靠,電路必須采用優先編碼器，這種編碼器能按事先安排的輸入端優先次序輸出代碼。輸入輸出I0I1I2I3Y1Y0100000×10001××1010×××1114線-2線優先編碼器功能表

二.集成電路編碼器在集成器件應用中，分析器件的工作原理應從功能表入手。

1．8線-3線優先編碼器74148功能表

輸入輸出EII0I1I2I3I4I5I6I7A2A1A0GSEO1××××××××11111011111111111100×××××××0000010××××××01001010×××××011010010××××0111011010×××01111100010××011111101010×01111111100100111111111101工作原理：(1)數據信號：輸入I7~I0低電平有效，優先權遞減；輸出A2AlA0低電平有效。(2)控制信號（

EI、GS、EO）：EI輸入使能端（片選信號）:=0允許編碼，=1禁止編碼。若EI=0，且有有效輸入信號，優先編碼工作狀態標志GS=0，表示A2AlA0

為有效編碼。例：I5=0，其余為1，則A2AlA0=010，反碼ā2ālā0=101。若EI=0，且I7~I0

全為1，則GS=1，表示A2AlA0為無效編碼，此時，輸出使能端EO=0（其它狀態均為1），表示有無效信號輸入。若EI=1，A2AlA0=111，GS=1，A2AlA0無效。GS編碼工作狀態標志：=0編碼有效，=1編碼無效。EO輸出使能端：=0有無效信號輸入，=1有效信號輸入。(3)邏輯關系（利用輸出為0列表達式）利用A+āB=A+B和A+ā=1的關系化簡

同理可得(4)內部邏輯電路&&&&&&&&&&&&&&≥1111111111111EOGS0A1A2A0I1I2I3I4I5I6I7IEI≥1≥1圖中信號端有圓圈表示該信號是低電平有效，無圓圈表示該信號是高電平有效。利用EO信號，與另一片同樣器件的EI連接，可以組成多輸入端的優先編碼器(5)74148編碼器的圖形符號及引腳圖對低位(Ⅰ)編碼，高位(Ⅱ)編碼無效，輸出DCBA在1111～1000之間變化，反碼為0000～0111。

。低位(Ⅰ)

禁止，高位(Ⅱ)編碼，輸出DCBA在0111～0000之間變化，反碼為1000～1111。(6)應用舉例兩片74148組成16位輸入、4位二進制碼輸出的優先編碼器，芯片Ⅰ為低位，芯片Ⅱ為高位。邏輯電路111(Ⅰ)(Ⅱ)均禁止編碼，GS=GSl·GS2=l，輸出無效

。01111111011111000111111111110010111工作原理

當EI2=0時，高位芯片(Ⅱ)允許編碼，但若無有效輸入信號，則EO2=0，從而使EI1=0，允許低位芯片(Ⅰ)編碼。這時高位芯片(Ⅱ)的A2AlA0=111，使與門C、B、A都打開，C、B、A的狀態取決于低位芯片(Ⅰ)的A2AlA0，而D=GS2，總是等于1，所以輸出代碼在1111～1000之間變化，其反碼為0000～0111。當EI2=0且芯片(Ⅱ)存在有效輸入信號(至少一個輸入為低電平)時，EO2=1，從而EI1=1，高位芯片(Ⅱ)編碼，低位芯片(Ⅰ)禁止編碼，其輸出A2AlA0=111。顯然，高位芯片(Ⅱ)的編碼級別優先于低位片(Ⅰ)。此時D=GS2=O，C、B、A取決于高位片的A2AlA0，輸出代碼在0111～0000之間變化，其反碼為1000～1111。整個電路實現了16位輸入的優先編碼，其中I15具有最高的優先級別，優先級別從I15至I0依次遞減。二—十進制編碼器編碼輸入I1I2I3I4I5I6I7I8I9編碼輸出Y0Y1Y2Y34.4譯碼器譯碼是編碼的逆過程，也就是將含有特定含義的二進制代碼輸入信號的原意翻譯出來，既變換為相應的輸出控制信號或者另一種形式的代碼。完成此任務的組合邏輯電路稱為編碼器。譯碼器的輸入信號是二進制代碼，而輸出信號通常有兩種情況。一種是一路控制信號，稱為唯一地址譯碼器，它常用于計算機中對存儲器單元地址譯碼，即將每一個地址代碼轉換成一個有效信號，從而選中對應的單元。另一種是多路控制信號，稱為代碼變換器。譯碼輸入譯碼輸出

a1

a0

y0

y1

y2

y30010000101001000101100012位二進制譯碼器譯碼輸入譯碼輸出

a1

a0

y0

y1

y2

y30001110110111011011111102位二進制譯碼器（一）變量譯碼器

二進制譯碼器輸入輸出滿足：m=2n如：2線-4譯碼器集成譯碼器741388421BCD譯碼器

譯碼輸入：n位二進制代碼譯碼輸出m位：一位為1，其余為0或一位為0，其余為12線—4線譯碼器

1&Y3&Y2&Y1&Y0S1B1A唯一地址譯碼器（74138型二進制集成譯碼器）功能表輸入輸出G1G2AG2BCBAY0Y1Y2Y3Y4Y5Y6Y7×1××××11111111××1×××111111110×××××1111111110000001111111100001101111111000101101111110001111101111100100111101111001011111101110011011111101100111111111101).數據信號：輸入二進制代碼

CBA高電平有效，輸出Y0～Y7低電平有效。

3).譯碼狀態各輸出的邏輯表達式:用途:1）譯碼器能產生3變量函數的全部最小項，利用這一點能夠方便地實現3變量邏輯函數。

2）常用于計算機中的地址譯碼。工作原理：2).輸入使能端:G1=1，，同時滿足,允許譯碼，否則禁止譯碼。0Y1Y2Y3Y4Y5Y6YB2GA2G1GGABC7Y1111111&&&&&&&&&74138邏輯電路及圖形符號解：1）將原式轉化為最小項表達式例1試用138譯碼器實現組合邏輯函數F=B+C。2）將輸入變量CBA變換為對應的Yi端

3）畫出邏輯電路ABC解：設Ai為被減數，Bi為減數，Ci為低位借位，Ci+1為本位借位，Di為差。1）列真值表例2試用138譯碼器構成一位全減器。1111100011001010100110110110101110000000AiBi

Ci

DiCi+12）寫出最小項表達式并進行轉換

3）畫出一位減法器的邏輯圖iiiDiCi+1在電子技術和計算機技術中,經過數字處理的信號,常要送到數碼顯示器件顯示,而數字處理信號是二進制數,顯示信號習慣用十進制數。數字顯示器的任務就是將輸入的二進制代碼翻譯成數字顯示代碼，并輸出至數碼顯示器顯示。數字顯示器包含兩個部分：

1）數碼顯示器件（工程上用得最多的是即發光二極管顯示器LED）。

2）顯示譯碼器。二.數字顯示器

1.七段發光二極管顯示器

(LED)由七段發光二極管組成，有兩種連接方式，即共陽極連接和共陰極連接。·共陰極連接Vcc+··a

b

c

d

e

f

gab

c

de

f

g··共陽極連接若顯示，對共陽極連接，abcdefg=0100100,若顯示，對共陰極連接，abcdefg=1111001,

2.LED顯示譯碼器(7448芯片)1111111111示顯出輸入輸功能91100111001x181111110001x170000111110x161111100110x151101101010x141100110010x131001111100x121011010100x110000111000x1譯碼0011111000011000000111010110100000001零滅11111111xxxxx0燈試00000000(輸入)xxxxxx燈滅形字gfedcbaBI/RBOABCDRBILT8功能說明正常譯碼（LT=1，RBI=1）輸出高電平有效，顯示器有顯示，譯碼器只能與共陰極的LED顯示器相配；當輸入為0000,0010,0011,0101,0111,1000,1001時，輸出a段為高電平,其表達式為：譯碼器fYaYbYcYdYeYfYg

DCBALTRBIRBO滅燈輸入

BI/RBO有時作為輸入，有時作為輸出。當BI/RBO作為輸入使用，且BI=0時，無論其他輸入端是什么電平，所有各段輸出a～g均為0，所以字形熄滅。

試燈輸入（LT=0）輸出全為高電平,顯示器顯示“8”。利用此端可檢查顯示器的好壞。動態滅零輸入(RBI=0，LT=l，且DCBA=0000)

各段輸出為低電平，輸入字形“0”熄滅，故稱“滅零”。滅零輸出(RBO)

當滿足“滅零”條件時，輸出端BI/RBO=0；否則為1。該端主要用于多個譯碼器之間的連接，消去高位的零。

000010100101011DCBALTDCBALTDCBALT777g

g

g

4.5數據選擇器與數據分配器在計算機系統中，有時需要將某一路數據分配到不同的數據通道上，實現這種功能的電路稱為數據分配器，也稱多路分配器。，有時需要把多個通道的數據經過選擇傳送到唯一的公共數據通道上去。實現數據選擇功能的邏輯電路稱為數據選擇器。一數據分配器

工作原理輸出Y0Y1Y2Y3輸入D地址輸入A0A1例：用74138譯碼器實現八路數據分配的功能。

00011011地址輸入⊥使能端數據輸入D數據輸出當G1=1，允許數據分配。若將輸入數據轉送至輸出端Y2=D，地址輸入應為CBA=010。此時其余輸出端均為1，74138譯碼器作為數據分配器的功能表輸入輸出G1G2BG2ACBAY0Y1Y2Y3Y4Y5Y6Y700××××1111111110D000D111111110D0011D11111110D01011D1111110D011111D111110D1001111D11110D10111111D1110D110111111D110D1111111111D二數據選擇器

工作原理(四選一）輸入D0D1D2D3輸出Y選擇輸入

A0A100011011輸出Y的表達式由此可見：當A0A1（mi）為控制信號，Di為數據信號時，輸入輸出邏輯關系為四選一選擇器；當Di

為控制信號，A0A1（mi）為數據信號時，輸入輸出邏輯關系為二變量的邏輯函數。74lS151集成電路數據選擇器輸入輸出使能G選擇

CBAY=1×××00000D00001D10010D20011D30100D40101D50110D60111D7功能表(八選一）邏輯符號D0D1D2D3D4D5D6D774lS151GABCYW輸出Y的表達式2.74lS151集成電路數據選擇器的應用

例：試用74LS151實現真值表所示邏輯函數。解：1)根據真值表寫出最小項表達式D0D1D2D3D4D5D6D774lS151GABCYWABCY000000100100011110011010110111112)根據74LS151選擇器的功能將最小項表達式轉換成對應的輸出形式

Y=m3D3+m4D4+m6D6+m7D73)將D3D4D6D7接1，式中沒有出現的最小項為m0m1m2m5，其對應的控制變量D0D1D2D5接0，由此畫出的邏輯圖。

CBAY000110110例：試用選擇器74LS151產生邏輯函數L=XYZ+XYZ+XY解：1)將已知函數變換成最小項表達式

2)轉換成對應的輸出形式

Y=m3D3+m5D5+m6D6+m7D73)將D7、D6、D5、D3接1，D4、D2、

D1、D0接0

則74LS151輸出與L的表達式完全相同。邏輯電路圖：D0D1D2D3D4D5D6D774lS151GABCYWZYXL0001011104.6加法器計算機完成各種復雜運算的基礎是算術加法運算。完成算術加法運算的電路是加法器。一、半加器若只考慮了兩個加數本身，不考慮由低位來的進位，兩個1位二進制數相加，稱為半加，實現半加運算的邏輯電路稱為半加器。A和B分別為被加數及加數，S為和數，C為進位數的半加器真值表為

ABSC0000011010101101邏輯表達式為邏輯電路?COABSCABC=1

&S二、全加器全加器能進行加數、被加數和低位來的進位信號相加，并根據求和結果給出該位的進位信號。設Ai和Bi分別是被加數及加數，Ci為相鄰低位來的進位數，Si為本位和數(稱為全加和)，Ci+1為相鄰高位的進位數，全加器真值表為：

邏輯表達式為1111110011101010100110110010100110000000Ci真值表SiAiBiCi+1邏輯電路)iiB(ACi?AiBi?AiBiCOCO數據選擇器的應用用一片74LS153實現一位半加器A1A0SC001D02D0011D12D1101D22D2111D32D3接VCC1接地011接地0接VCC101接地0接VCC110接地0接地000CSA0A1數據選擇器的應用用一片74LS153和一片74LS00實現一位全加器111接VCC1Ci-10011101Ci-10Ci-11001101Ci-10Ci-11010011接地0Ci-10000CiSiCi-1A0A1輸出輸入奇偶校驗器奇偶校驗器是解決數據在傳輸過程中出錯的問題傳輸前校驗碼形成接收數據后校驗檢測工作過程（奇校驗為例）傳輸前校驗位形成接收后校驗測檢測4.7數值比較器數字系統中，用來比較兩個二進制數大小及是否相等的電路稱為數值比較器。一、比較器的構成原理當A和B都是1位數二進制數時，它們的取值和比較結果可由1位數值比較器的真值表表示。邏輯表達式輸入輸出ABFA>BFA<BFA=B00001010101010011001真值表

1位數值比較器邏輯圖

二、集成數值比較器1．集成數值比較器74LS85功能數碼輸入級聯輸入輸出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3>B3××××