1、門電路和組合電路()第1頁，共52頁，2022年，5月20日，0點2分，星期四第13章 門電路和組合邏輯電路 13.1 基本門電路及其組合 13.2 TTL門電路 13.4 組合邏輯電路的分析和設計 13.5 加法器 13.6 編碼器 13.7 譯碼器 (13.9 應用舉例)第2頁，共52頁，2022年，5月20日，0點2分，星期四1. 電子電路中的信號分為兩大類：一類稱為模擬信號，它是指時間上和數值上的變化都是連續平滑的信號，如圖（a）(a)一類信號稱為數字信號，它是指時間上和數值上的變化都是不連續的，如圖（b）(b)13.1基本門電路及其組合 邏輯電路的基本概念 脈寬 tw周期 T第3頁，

2、共52頁，2022年，5月20日，0點2分，星期四 數字電路所研究的問題和模擬電路相比有以下幾個主要不同點： （1）數字電路中的信號在時間上是離散的脈沖信號，而模擬電路中的信號是隨時間連續變化的信號。 （2）數字電路所研究的是電路的輸入輸出之間的邏輯關系，而模擬電路則是研究電路的輸入輸出之間的大 小、相位等問題。 第4頁，共52頁，2022年，5月20日，0點2分，星期四（3）在兩種電路中，晶體管的工作狀態不同。數字電路中晶體管工作在開關狀態，也就是交替地工作在飽和與截止兩種狀態，而在模擬電路中晶體管多工作在放大狀態。飽和區放大區截止區第5頁，共52頁，2022年，5月20日，0點2分，星期四

3、2 、三種基本邏輯關系及門電路 當決定事件的各個條件全部具備之后，事件 才會發生。開關A，B串聯控制燈泡Y：功能表1)與邏輯關系 ： 第6頁，共52頁，2022年，5月20日，0點2分，星期四二極管與門Y=AB真值表第7頁，共52頁，2022年，5月20日，0點2分，星期四 當決定事件的各個條件中有一個或一個以上具備之后，事件就會發生。開關A，B并聯控制燈泡Y:+功能表2 )或邏輯關系：第8頁，共52頁，2022年，5月20日，0點2分，星期四二極管或門Y=A+B真值表第9頁，共52頁，2022年，5月20日，0點2分，星期四 決定事件的條件只有一個，當條件具備時，事件不會發生，條件不存在時，

4、事件發生。開關A控制燈泡Y:功能表真值表3 ) 非邏輯關系：第10頁，共52頁，2022年，5月20日，0點2分，星期四三極管非門真值表第11頁，共52頁，2022年，5月20日，0點2分，星期四1. 與非門 Y=ABCY=A+B+CABC1Y&ABCY&基本邏輯門電路的組合2. 或非門 ABC1Y1ABCY1第12頁，共52頁，2022年，5月20日，0點2分，星期四3. 與或非門Y=AB+CDABCDY&1第13頁，共52頁，2022年，5月20日，0點2分，星期四5.同或運算：邏輯表達式為：4. 異或運算：邏輯表達式為：每行相與，各行相或第14頁，共52頁，2022年，5月20日，0點2

5、分，星期四 TTL與非門電路13.2 TTL門電路ABCY&Y=ABCAFBC00011001010111010011101101111110與非門真值表第15頁，共52頁，2022年，5月20日，0點2分，星期四+5VABCT1R1R2T2T3T4T5R3R5R4Y TTL與非門電路3.6V3.6V3.6V0.3V第16頁，共52頁，2022年，5月20日，0點2分，星期四+5VABCT1R1R2T2T3T4T5R3R5R4Y TTL與非門電路0V3.6V3.6V3.6V第17頁，共52頁，2022年，5月20日，0點2分，星期四ABF&ENEN為控制端且高電平有效，即EN=1時，同TTL與

6、非門，Y=AB；EN=0時，輸出端為高阻狀態。A B&ENA B&ENA B&ENA B&EN用三態門接成總線結構13.2.2 TTL三態門電路功能表每一時刻，只有一個EN有效（EN=1）第18頁，共52頁，2022年，5月20日，0點2分，星期四13. 2. 3 TTL與非門組件 TTL與非門組件就是將若干個與非門電路，經過集成電路工藝制作在同一芯片上。 74LS00組件含有兩個輸入端的與非門四個。第19頁，共52頁，2022年，5月20日，0點2分，星期四1.基本運算規則 與：0 0=0 1=1 0 1 1=1或：0+1=1+0=1+1 0+0=0 非：0=1 1=0推論：A+0=A A+

7、1=1 A 0=0 A=0 A 1=A A+A=1 A+A=A A A=0 A A=A A=A邏輯代數13.4 組合邏輯電路的分析和設計第20頁，共52頁，2022年，5月20日，0點2分，星期四2.邏輯代數的基本定律交換律：A+B=B+A A B=B A結合律：A+(B+C)=(A+B)+C A (B C)=(A B) C分配律：A(B+C)=A B+A C A+B C=(A+B) (A+C)反演定理：A B=A+BA+B=A B吸收規則：A+AB=A A+AB=A+B第21頁，共52頁，2022年，5月20日，0點2分，星期四邏輯函數表達式： 與或式與非式與或非式？第22頁，共52頁，20

8、22年，5月20日，0點2分，星期四3. 利用邏輯代數公式化簡例：化簡 Y=ABC+ABD+ABC+CD+BD解：Y=ABC+ABC+CD+B(AD+D)= ABC+ABC+CD+B(A+D)= ABC+ABC+CD+BA+BD=AB +ABC+CD+BD=B(A+AC)+CD+BD=B(A+C)+CD+BD=BA+BC+CD+BD=BA+B(C+D)+CD=BA+BCD+CD=BA+B+CD=B(A+1)+CD=B+CDA+AB=A+BD+AD=D+A吸收法第23頁，共52頁，2022年，5月20日，0點2分，星期四例 ：證明AB+AC+BC=AB+AC解：AB+AC+BC=AB+AC+(A

9、+A)BC =AB(1+C)+ AC(1+B)=AB+AC+ABC+ABC=AB+AC=AB+ABC+AC+ABCA+A=1第24頁，共52頁，2022年，5月20日，0點2分，星期四加項法Y=ABC+ABC+ABC =ABC+ABC+ABC+ABC =BC(A+A)+AC(B+B)=BC+AC第25頁，共52頁，2022年，5月20日，0點2分，星期四(1) 邏輯代數式(2) 邏輯圖Y=BC+A5. 邏輯函數的表示方法AB1C&Y1(3) 真值表 將邏輯電路輸入變量不同組合狀態下所對應的輸出變量的取值一一對應列入一個表中，此表稱為邏輯函數的真值表。*(4)卡諾圖第26頁，共52頁，2022年

10、，5月20日，0點2分，星期四已知組合邏輯電路圖，確定它們的邏輯功能。分析步驟：（1）根據邏輯圖，寫出邏輯函數表達式 （2）對邏輯函數表達式化簡 （3）列出真值表 （4）由真值表確定邏輯電路的功能組合邏輯電路：邏輯電路在某一時刻的輸出狀態僅 由該時刻電路的輸入信號所決定。13.4.2 組合邏輯電路的分析第27頁，共52頁，2022年，5月20日，0點2分，星期四&1例: 分析下圖邏輯電路的功能。&1&ABYABABABY=ABAB=AB+AB真值表A B Y0 0 10 1 01 0 01 1 1功能:當A、B取值相同時， 輸出為1, 是同或電路。第28頁，共52頁，2022年，5月20日，0

11、點2分，星期四例:分析下圖邏輯電路的功能。Y1=A+B=A BY3=A+B=A BY2=A+BA+B+=(A+B)(A+B)=AB+AB真值表A B Y10 0 00 1 01 0 11 1 0Y2Y31 00 10 01 0功能: 當 AB 時, Y1=1; 當 A111第29頁，共52頁，2022年，5月20日，0點2分，星期四根據給定的邏輯要求，設計出邏輯電路圖。設計步驟：（1）根據邏輯要求，定義輸入輸出邏輯變量并定義狀態含義，列出真值表 ； （2）由真值表寫出邏輯函數表達式；（3）化簡邏輯函數表達式；（4）畫出邏輯圖。 組合邏輯電路的設計第30頁，共52頁，2022年，5月20日，0點

12、2分，星期四三人表決電路例：用兩輸入設計三人表決電路10A+5VBCRYABCY00001110001111010010110100001111真值表每行相與，各行相或第31頁，共52頁，2022年，5月20日，0點2分，星期四三人表決電路10A+5VBCRY&Y=AB+AC+BC=AB+AC+BC=AB AC BC第32頁，共52頁，2022年，5月20日，0點2分，星期四例：用與非門設計一個兩位二進制數的平方電路真值表A B F30 0 0 1 1 0 1 1 F2F10 0 0 00 0 0 10 1 0 01 0 0 1F0第33頁，共52頁，2022年，5月20日，0點2分，星期四第

13、34頁，共52頁，2022年，5月20日，0點2分，星期四例：設計一個數據分配器，通過控制端 E 來選擇輸入 A送至輸出端 F1還是F2。E=0時，A送至F1, E=1時，A送至F2。電路EAF1F2第35頁，共52頁，2022年，5月20日，0點2分，星期四&1數據分配器電路圖第36頁，共52頁，2022年，5月20日，0點2分，星期四13.5 加 法 器1.半加器=1&ABSCS=AB+AB=A+BC=AB半加器邏輯圖第37頁，共52頁，2022年，5月20日，0點2分，星期四 兩個二進制數相加，稱為“半加”，實現半加操作的電路叫做半加器。S=AB+AB=A+BC=AB真值表A B C0

14、0 00 1 01 0 1 1 S010 11 0COSCAB半加器邏輯符號第38頁，共52頁，2022年，5月20日，0點2分，星期四2.全加器輸入信號：加數 被加數從低位來的進位輸出信號：本位的和向高位的進位數第39頁，共52頁，2022年，5月20日，0點2分，星期四真值表邏輯表達式F=真值為1各行的乘積項的邏輯和第40頁，共52頁，2022年，5月20日，0點2分，星期四第41頁，共52頁，2022年，5月20日，0點2分，星期四1COCO邏輯符號第42頁，共52頁，2022年，5月20日，0點2分，星期四例：求兩個四位二進制數的和：全加器邏輯圖為：0 0 0 1 1 1 0 1001

15、010110第43頁，共52頁，2022年，5月20日，0點2分，星期四全加器、編碼器、譯碼器、數據選擇器等常用數字集成組合邏輯電路13.6 編 碼 器編碼：用數字或符號來表示某一對象或信號的過程。 n位二進制代碼可以表示2n個信號自然二進制碼：按權值計算所對應十進制數的二進制的代碼8421編碼：將十進制的十個數0、1、29編成4位二進制的8421代碼第44頁，共52頁，2022年，5月20日，0點2分，星期四編碼器& +5VR10Y30 1 2 3 4 5 6 7 8 9 0111Y2Y1Y0第45頁，共52頁，2022年，5月20日，0點2分，星期四8421碼編碼表13.6 編 碼 器第4

16、6頁，共52頁，2022年，5月20日，0點2分，星期四 譯碼是編碼的反過程，將二進制代碼按編碼時的原意翻譯成有特定意義的輸出量。13.7 譯碼器1. 變量譯碼器若輸入變量的數目為n，則輸出端的數目N=2n例如：2線4線譯碼器、 3線8線譯碼器、 4線16線譯碼器等。 現以3線8線譯碼器74LS138為例說明第47頁，共52頁，2022年，5月20日，0點2分，星期四VCC Y0 Y1 Y2 Y3 Y4 Y5 Y61 2 3 4 5 6 7 8 A0 A 1 A2 SB SC SA Y7 地 74LS13816 15 14 13 12 11 10 91 2 3 4 5 6 7 874LS138管腳圖A2 A0是譯碼器輸入端；Y0 Y7是譯碼器輸出端，且低電平有效；SC SB SA為三個使能輸入端，只有當它們分別為0、0、1，譯碼器才正常譯碼；否則不論A2 A0為何值，Y0 Y7都輸出高電平。第48頁，共52頁，2022年，5月20日，0點2分，星期四Y0=A2A1A0 Y1A2A1A0 =Y2=A2A1A0 Y7=A2A1A0 第49頁，共52頁，2022年，5月20日，0點2分，星期四 任何一個三輸入變量的邏輯函數都可以用74LS138和一個與非門來實現。 例：用74LS138實現Y=AB+BC Y=AB（C+C）+BC（A+A）=ABC+ABC+AB