1、信息工程學院設計要求如下：設計要求如下：（1）具有產生正弦波、方波和三角波）具有產生正弦波、方波和三角波3種周期性波形；種周期性波形；（2）輸出頻率范圍）輸出頻率范圍10Hz2MHz（非正弦信號頻率按（非正弦信號頻率按10次諧波計算），重復頻率可調，頻率步進間隔次諧波計算），重復頻率可調，頻率步進間隔1Hz；（3）輸出波形幅值范圍）輸出波形幅值范圍010V（峰（峰峰值），波形幅峰值），波形幅值和偏移量可調；值和偏移量可調；（4）具有穩幅輸出功能，當負載變化時，輸出電壓幅）具有穩幅輸出功能，當負載變化時，輸出電壓幅度變化不大于度變化不大于3%（負載電阻變化范圍：（負載電阻變化范圍：50）；）；（

2、5）具有顯示輸出波形類型、重復頻率等功能。）具有顯示輸出波形類型、重復頻率等功能。直接數字頻率合成的原理直接數字頻率合成的原理 對于一個頻率為對于一個頻率為fout的的正弦信號正弦信號Sout，可以用下式來描述：，可以用下式來描述：)2(outouttfsinAtsinAS 其相位為：其相位為：tfout2將正弦信號的相位和幅值均轉化為數字量將正弦信號的相位和幅值均轉化為數字量 用頻率為用頻率為fclk的基準時鐘對正弦信號進行抽樣的基準時鐘對正弦信號進行抽樣 clkoutclkout22ffTfclkout222ffMNN 將將2切割成切割成2N等份作為最小量化單位，從而得到等份作為最小量化單

3、位，從而得到的數字量的數字量M為：為：MffN2clkout當當M取取1時，可以得到輸出信號的最小頻率步進為時，可以得到輸出信號的最小頻率步進為 Nff2clkMMAfMMsinAsinASkkN1sin11kout22)( 由于正弦函數為非線性函數，很難實時計算，一般由于正弦函數為非線性函數，很難實時計算，一般通過查表的方法來快速獲得函數值。通過查表的方法來快速獲得函數值。相位累加器頻率字寄存器頻率字輸入相位寄存器累加器輸出值時鐘ROM地址ROM正弦表D/A轉換器信號輸出N位加法器DDS正弦信號發生器原理框圖正弦信號發生器原理框圖 實現實現DDSDDS信號發生器的兩種技術方案信號發生器的兩種

4、技術方案 1.采用專用采用專用DDS集成芯片的技術方案集成芯片的技術方案2.采用單片機采用單片機+FPGA的技術方案的技術方案 專用專用DDSDDS集成芯片集成芯片AD9850AD9850 AD9850AD9850實現的實現的DDSDDS信號發生器原理圖信號發生器原理圖 Mff32CLKINOUT2 AD9850的參考時鐘的參考時鐘fCLKIN頻率為頻率為125MHz，如要產，如要產生生50Hz的正弦波，可通過上式計算得到的正弦波，可通過上式計算得到4字節頻率字字節頻率字為為000006B6H。AD9850控制字傳送時序圖控制字傳送時序圖 AD9850RST EQU P1.5W_CLK EQU

5、 P1.6W0EQU34HW1EQU35HW2EQU36HW3EQU37HW4EQU38HSEND： CLRAD9850RSTMOVDPTR，#0F000HMOV A，W0 MOVX DPTR，A MOV A，W1 MOVX DPTR，A MOV A，W2 MOVX DPTR，A MOV A，W3 MOVX DPTR，A MOV A，W4MOVX DPTR，ASETB W_CLKSETB FQ_UDNOPNOPCLR FQ_UDRET LT6600-10屬于集成開關電容低通濾波器，截止頻率為屬于集成開關電容低通濾波器，截止頻率為10MHz。從從LT6600-10輸入和輸出信號波形比較：輸入和輸

6、出信號波形比較： LT6600-10內部還有一全差分放大器，通過改變內部還有一全差分放大器，通過改變R4和和R5的的阻值可獲得不同的放大倍數。阻值可獲得不同的放大倍數。 當當R4和和R5取相同阻值時，內部差分放大器的增益為取相同阻值時，內部差分放大器的增益為402/R4 AD9850內部設有高速電壓比較器。將低通濾波器內部設有高速電壓比較器。將低通濾波器LT6600-10輸出的正弦信號送電壓比較器的同相輸入端輸出的正弦信號送電壓比較器的同相輸入端VINP，LT6600第第7腳輸出的直流電平（其值為腳輸出的直流電平（其值為VDD/2）送到比較器的）送到比較器的反相輸入端反相輸入端VINN，就可從

7、，就可從QOUT和和QOUTB輸出兩路與正弦信輸出兩路與正弦信號頻率相同且互為反相的方波信號。號頻率相同且互為反相的方波信號。采用單片機采用單片機+FPGA的技術方案的技術方案 單片機LCD顯示器鍵盤大容量閃存FPGA時鐘D/A轉換器低通濾波器放大驅動電路單片機子系統DDS子系統模擬子系統DDSDDS信號發生器的參數確定如下：信號發生器的參數確定如下：（1）系統時鐘頻率：）系統時鐘頻率：40MHz；（2）頻率控制字的位寬：）頻率控制字的位寬：32位位；（3）相位累加器的位寬：）相位累加器的位寬：32位；位；（4）波形存儲器的地址位寬：）波形存儲器的地址位寬：8位位；（5）波形存儲器的數據位寬：

8、）波形存儲器的數據位寬：8位。位。最小頻率步進值最小頻率步進值 Hz009310210402326clk.ffN單片機子系統的軟硬件設計單片機子系統的軟硬件設計DDSDDS子系統設計子系統設計 模擬子系統設計模擬子系統設計 濾波器的設計濾波器的設計 信號放大電路的設計信號放大電路的設計 驅動電路的設計驅動電路的設計單片機子系統軟件設計單片機子系統軟件設計LCDLCD顯示界面設計顯示界面設計 LCDLCD顯示界面設計顯示界面設計 按鍵的定義按鍵的定義 0 01 12 23 34 45 56 67 78 89 9Hz kHz未用未用波形波形選擇選擇未用未用未用未用主程序流程圖主程序流程圖 入口內部

9、初始化顯示頁面1延時1S顯示頁面2啟動越時保護顯示頁面3延時1S顯示頁面5清除越時保護調用FPGA配置子程序置波形選擇模式循環等待顯示位置置0T0T0中斷服務程序中斷服務程序 入口定時50mS定時計數器加1顯示頁面4退出計數值=200?已越時保護?循環等待 N N YY鍵盤中斷服務程序流程圖鍵盤中斷服務程序流程圖 給定頻率轉化為給定頻率轉化為4字節的頻率控制字字節的頻率控制字 outclk2ffMNN為字寬，取為字寬，取32，fCLK為時鐘頻率，取為時鐘頻率，取40MHz。 out374.107fMDDS子系統設計子系統設計 高速高速D/A轉換電路設計轉換電路設計 高速高速D/A轉換電路設計轉

10、換電路設計 高速高速D/A轉換電路設計轉換電路設計DDS子系統頂層原理圖子系統頂層原理圖 頻率字接收模塊頻率字接收模塊 模擬子系統設計模擬子系統設計 信號放大電路的設計信號放大電路的設計 驅動電路的設計驅動電路的設計 功率驅動閉環負反饋功率驅動閉環負反饋 采用驅動能力強的集成運算放大器采用驅動能力強的集成運算放大器 模擬子系統總體原理圖模擬子系統總體原理圖 1234ABCD4321DCBATitleNumberRevisionSizeA4Date:9-Aug-2007 Sheet of File:E:教學項目綜合電子系列模塊原理圖原理圖.DDBDrawn By:R1430C80.1uFC90.1uF+C106.8uF+C76.8uF+12V-12VC20.1uFC10.1uF12J2VoR41kR5 1kC40.1uF+C36.8uF+5VC50.1uF+C66.8uF-5V23184U2A MAX4016R72k657U2BMAX4016R81kR91k-5V+5VR3