1、計(jì)算機(jī)原理與設(shè)計(jì)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)一 算術(shù)邏輯單元ALU姓名： XXX學(xué)號(hào)： 2013551728班級(jí)： 13級(jí)軟件工程2班實(shí)驗(yàn)日期： 2014年 10 月22 日實(shí)驗(yàn)地點(diǎn)信息樓605硬件環(huán)境Intel(R) Core i3-3240 ,1.91GB系統(tǒng)環(huán)境Windows XP SP3設(shè)計(jì)軟件Quartus II 13.0器件型號(hào)EP1C12QC240C8一實(shí)驗(yàn)?zāi)康? 理解算術(shù)邏輯單元ALU的工作原理。2 掌握算術(shù)邏輯單元ALU的設(shè)計(jì)方法。3 驗(yàn)證32位算術(shù)邏輯單元ALU的加、減、與、移位功能。4 按給定數(shù)據(jù)，完成幾種指定的算術(shù)和邏輯運(yùn)算。二實(shí)驗(yàn)內(nèi)容算術(shù)邏輯單元ALU的設(shè)計(jì)如圖1-1所示。其中運(yùn)算器

2、addsub32能實(shí)現(xiàn)32位的加減運(yùn)算。參加運(yùn)算的兩個(gè)32位數(shù)據(jù)分別為A31.0和B31.0，運(yùn)算模式由aluc3.0的16種組合決定，而aluc3.0的值由4位2進(jìn)制計(jì)數(shù)器LPM_COUNTER產(chǎn)生，計(jì)數(shù)時(shí)鐘是Sclk（圖1-1）；r31.0為輸出結(jié)果，Z為運(yùn)算后的零標(biāo)志位。ALU功能如表1-1所示。表1-1ALU的運(yùn)算功能選擇端alucALU功能3 2 1 0* 0 0 0* 0 0 1* 0 1 0* 1 0 0 * 1 0 1* 1 1 00 0 1 10 1 1 11 1 1 1注1、* 表示每一位都移至下一更高有效位, “+”是邏輯或，“加”是算術(shù)加三實(shí)驗(yàn)步驟（1）設(shè)計(jì)ALU元件A

3、LU元件設(shè)計(jì)代碼：module alu (a,b,aluc,r,z);input 31:0 a,b;input 3:0 aluc;output 31:0 r;output z;assign r = cal(a,b,aluc);assign z = |r;function 31:0 cal;input 31:0 a,b;input 3:0 aluc;casex (aluc)4'bx000: cal=a+b;4'bx100: cal=a-b;4'bx001: cal=a&b;4'bx101: cal=a|b;4'bx010: cal=ab;4'

4、;bx110: cal=b15:0,16'h0;4'bx011: cal=b<<a4:0;4'b0111: cal=b>>a4:0;4'b1111: cal=$signed(b)>>>a4:0;endcaseendfunctionendmodule（2）以原理圖方式建立頂層文件工程原理圖如下：（3）查看波形圖波形圖如下：（4）分配引腳結(jié)構(gòu)圖如下：引腳分配表如下：Node NameDirectionLocationA0_B1InputPIN_235ALUC3OutputPIN_140ALUC2OutputPIN_139AL

5、UC1OutputPIN_138ALUC0OutputPIN_137CLRInputPIN_239DA7OutputPIN_20DA6OutputPIN_19DA5OutputPIN_18DA4OutputPIN_17DA3OutputPIN_16DA2OutputPIN_15DA1OutputPIN_14DA0OutputPIN_13DB7OutputPIN_136DB6OutputPIN_135DB5OutputPIN_134DB4OutputPIN_133DB3OutputPIN_132DB2OutputPIN_128DB1OutputPIN_41DB0OutputPIN_21IN7In

6、putPIN_12IN6InputPIN_8IN5InputPIN_7IN4InputPIN_6IN3InputPIN_4IN2InputPIN_3IN1InputPIN_2IN0InputPIN_1R7OutputPIN_164R6OutputPIN_163R5OutputPIN_162R4OutputPIN_161R3OutputPIN_160R2OutputPIN_159R1OutputPIN_158R0OutputPIN_141SCLKInputPIN_238ZOutputPIN_165四實(shí)驗(yàn)任務(wù)（1）按圖1-1所示，在本驗(yàn)證性示例中用數(shù)據(jù)選擇開關(guān)（鍵3控制）的高/低電平選擇總線通道上

7、的8位數(shù)據(jù)進(jìn)入對(duì)應(yīng)的數(shù)據(jù)鎖存器lpm_latch中；即首先將鍵3輸入高電平，用鍵2、鍵1分別向DA7.0 置數(shù)01010101（55H），這時(shí)在數(shù)碼管4/3上顯示輸入的數(shù)據(jù)（55H）；然后用鍵3輸入低電平，再用鍵2、鍵1分別向DB7.0置數(shù)10101010（AAH），這時(shí)在數(shù)碼管2/1上顯示輸入的數(shù)據(jù)（AAH）；這時(shí)表示在圖1-1中的兩個(gè)鎖存器中分別被鎖入了加數(shù)55H和被加數(shù)AAH?？呻p擊圖1-1的ALU元件，了解其Verilog HDL描述。（2）鍵6控制時(shí)鐘SCLK，可設(shè)置表1-1的aluc3.0=0 F?，F(xiàn)連續(xù)按動(dòng)鍵6，設(shè)置操作方式選擇aluc3.0=0000（加法操作），使數(shù)碼管8顯示

8、0，以驗(yàn)證ALU的算術(shù)運(yùn)算功能： 當(dāng)鍵7設(shè)置clr=0時(shí)，數(shù)碼管6/5=FF（55H+AAH=FFH）；當(dāng)鍵7設(shè)置cn=1（復(fù)位）時(shí)，數(shù)碼管7/6/5=100（Z=1）；鍵KEY6控制時(shí)鐘SCLK，設(shè)置aluc3.0=0F，KEY7設(shè)置clr=0或clr=1，驗(yàn)證ALU的邏輯運(yùn)算功能，并記錄實(shí)驗(yàn)數(shù)據(jù)。表1-2 DA7.0，DB7.0設(shè)置值檢查R7.0Z寄存器內(nèi)容ALUC3 2 1 0CLRDA7.0DB7.01111111100101010110101010100000000000101010101101010101010(3) 驗(yàn)證ALU的算術(shù)運(yùn)算和邏輯運(yùn)算功能，ALU模塊功能可參照表1-1

9、。表1-3給定了寄存器DRl=DA7.0和DR2=DB7.0的數(shù)據(jù)(十六進(jìn)制)，要求根據(jù)此數(shù)據(jù)對(duì)照邏輯功能表所得的理論值(要求課前完成)與實(shí)驗(yàn)結(jié)果值進(jìn)行比較(均采用正邏輯0)。表1-3ALUC3 2 1 0DA7.0DB7.0ALU功能運(yùn)算結(jié)果R7.0（CLR=0）0000AA55RA加BFF0001AA55RA與B000010AA55R=A異或BFF0011AA55R=B邏輯左移A4.0位000100FF01RA減BFE0101FF01RA或BFF0110FF01RB邏輯左移16位000111FF01RB邏輯右移A4.0001000FFFFRA加BFF1001FFFFRA與BFF1010FFFFR=A異或B001011FFFFR=B邏輯左移A4.0位0011005501RA減B5411015501RA或B5511105501RB邏輯左移16位0011115501R