1、黃岡師院物電學院EDA技術課程設計報告項目名稱： 多模式流水燈設計專業年級：電子信息工程 2010級學 號： 201022240202學生姓名：指導教師：馮杰報告完成日期 2012年12 月30 日評閱結果 評閱教師第一章緒論1.1系統背景、EDA技術EDA技術是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處 理及智能化技術的最新成果，進行電子產品的自動設計。EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言 VHDL完成設計文件，然后由計算機 自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對于特定目 標芯片的適配編譯、邏輯映射和編程下載等

2、工作。EDA技術的出現，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。、實驗內容設計可以多模式控制的流水燈，并用 Max+PlusU 10.2進行編譯和仿真，可以在實 驗箱上實現自己的需求功能。、設計要求可以進行不同頻率選擇及不同模式選擇進行組合，必須有手動選擇組合，至少4種流水燈方式第二章系統電路設計2.1系統總體設計框架結構設計原理：由分頻器實現2、4、8 16的分頻，設計一個十六進制計數器，由低 位控制四選一電路，高位控制模式選擇電路。模式選擇則由狀態機來實現四種狀態之間 的轉換。2.2系統單元電路設計分頻器設計程序如下：LIBRARY IEEE;USE IEEE.STD

3、_LOGIC_1164.ALL;USE IEEE.std_LOGIC_ARIT H.A LL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CLK_DIV ISPORT(CLK : IN STD_LOGIC;CLK_DIV2 :OUT STD_LOGIC;CLK_DIV4 :OUT STD_LOGIC;CLK_DIV8 :OUT STD_LOGIC;CLK_DIV16 :OUT STD_LOGIC);END CLK_DIV;ARCHITECTURE RTL OF CLK_DIV ISSIGNAL COUNT : STD_LOGIC_VECTOR (3 DOWNT

4、O 0);BEGINPROCESS(CLK)BEGINIF (CLK'EVENT AND CLK='1') THENIF(COUNT="1111") THEN COUNT<=(OTHERS=>'O');ELSE COUNT<=COUNT+1;END IF;END IF;END PROCESS;CLK_DIV2<=COUNT(0);CLK_DIV4<=COUNT(1);CLK_DIV8<=COUNT(2);CLK_DIV16<=COUNT(3);END RTL;仿真分析：本程序用VHDI語言，對

5、時鐘信號進行2分頻、4分頻、8分頻、16分頻。由 仿真波形圖看出：CLK_DIV2、CLKDIV4、CLKDIV8、CLK _DIV16的時鐘周期分別是CLK的2倍，4倍，8倍，16倍。所以該程序實現 了 2分頻、4分頻、8分頻、16分頻，及達到了設計目的。仿真波形:Ret 0.0nsName:CLK-O CLK_DIV2-E CLK_DIV4CLK_DIV3-c# CLK_DIV16Intervsi: O.Qns* Time:占0 Ons2 .2 .2四選一電路 程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;en tity MUX4_1 ISPO

6、RT (a,b,c,d: in stdogic;s1,s2: in std_logic;y: out STD_LOGIC);END ENTITY MUX4_1;ARCHITECTURE one OF MUX4_1 IS BEGINy <= a whe n s1 = 'O' and s2='O'else b when s1 = 'O' and s2='1'else c whe n s1 = '1' and s2='O'else d whe n s1 = '1' and s2=&#

7、39;1' else '0'end ARCHITECTURE one;仿真波形:Name.ay仿真結果分析：由仿真圖可以看出，當sl = 0,s2 = 0時，輸出Y=a ;當sl = 0,s2 = 1時，輸出y = b;當 sl = l,s2 = 0時，輸出 Y=c ;當 sl = l, s2 = l時，輸出Y=d ;所以，該程序實現了四選一的目的，達到了設計要求。2 .2 .3十六進制計數器程序如下：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_ un sig ned.all;ENTITY CN

8、T_16 ISPORT( CLRN,CLK: IN STD_LOGIC;A:OUT STD_LOGIC_vector(1 dow nto 0);B:OUT STD_LOGIC_vector(1 dow nto 0);END CNT_16;ARCHITECTURE a OF CNT_16 ISBEGINPROCESS(CLK,CLRN)VARIABLE tmpha:stdo gic_vector(3 dow nto 0);BEGINIF CLRN='1' THEN tmphA := "0000"ELSIF CLK'eve nt AND CLK='

9、;1' THENif tmpha<15 the n tmpha:=tmpha+1; else tmphA := "0000"END IF;end if;CASE tmpha ISWHEN "0000"=>B<="00"A<="00"WHEN "0001"=>B<="00"A<="01"WHEN "0010"=>B<="00"A<="10&q

10、uot;WHEN "0011"=>B<="00"A<="11"WHEN "0100"=>B<="01"A<="00"WHEN "0101"=>B<="01"A<="01"WHEN "0110"=>B<="01"A<="10"WHEN "0111"=>B<=

11、"01"A<="11"WHEN "1000"=>B<="10"A<="00"WHEN "1001"=>B<="10"A<="01"WHEN "1010"=>B<="10"A<="10"WHEN "1011"=>B<="10"A<="11"WH

12、EN "1100"=>B<="11"A<="00"WHEN "1101"=>B<="11"A<="01"WHEN "1110"=>B<="11"A<="10"WHEN "1111"=>B<="11"A<="11"WHEN others=>B<="00"A&

13、lt;="00"END CASE;END PROCESS ;END a;仿真波形:Ref4,4usIFF! Tiime' |9創弓88us Intwal976 188us由仿真圖可以看出，A作為計數器的低位，E作為計數器的高位，對脈沖Clk進行計數。實現了 十六進制計數的功能。達到了設計的目的。2 .2.4狀態機程序程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SJ ISPORT (RESET,CLK :IN STD_LOGIC;a1,a2:IN STD_LOGIC;Y:OUT STD_LOGIC_VECT

14、OR (15 DOWNTO 0);END sJ;ARCHITECTURE behv OF SJ ISTYPE FSM_ST IS(s0,s1,s2,s3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13,S14,S15);SIGNAL curre nt_state ,n ext_state:FSM_ST;BEGINREG: PROCESS(reset,clk)BEGINIF reset ='1' THEN curre nt_state <= s0;ELSIF clk='1' AND clk 'EVENT THENcurre nt_

15、state <= n ext_state;END IF;END PROCESS;COM:PROCESS (curre nt_state,a1,a2)BEGINif a1='0' and a2='0'THENCASE curre nt_state ISWHENS0=>Y<="0000000000000001"NEXT_STATE<=S1;WHENS1=>Y<="0000000000000011"NEXT_STA TE<=S2;WHENS2=>Y<="000000

16、0000000111"NEXT_STATE<=S3;WHENS3=>Y<="0000000000001111"NEXT_STATE<=S4;WHEN S4=>Y<="0000000000011111" NEXT_STATE<=S5;WHEN S5=>Y<="0000000000111111" NEXT_STA TE<=S6;WHEN S6=>Y<="0000000001111111" NEXT_STATE<=S7;WHEN S7

17、=>Y<="0000000011111111"NEXT_STATE<=S8;WHEN S8=>Y<="0000000111111111" ;NEXT_STATE<=S9;WHEN S9=>Y<="0000001111111111" ;NEXT_STA TE<=S10;elsif a1='0' and a2='1' THENCASE curre nt_state ISWHEN S5=>Y<="0000001111111111&qu

18、ot; NEXT_STA TE<=S6;WHEN S6=>Y<="0000000111111111" NEXT_STATE<=S7;WHEN S7=>Y<="0000000011111111"NEXT_STATE<=S8;WHEN S8=>Y<="0000000001111111" ;NEXT_STATE<=S9;WHEN S9=>Y<="0000000000111111" ;NEXT_STA TE<=S10;WHEN S10=>Y

19、<="0000000000011111" ;NEXT_STATE<=S11;WHEN S11=>Y<="0000000000001111" ;NEXT_STA TE<=S12;WHEN S12=>Y<="0000000000000111" ;NEXT_STA TE<=S13;WHEN S13=>Y<="0000000000000011"NEXT_STATE<=S14;WHEN S14=>Y<="0000000000000001&

20、quot; ;NEXT_STA TE<=S15;WHEN S15=>Y<="0000000000000000" ;NEXT_STA TE<=S0; END CASE;elsif a仁'1' and a2='0' THENCASE curre nt_state ISWHEN S15=>Y<="0000000000000000" ;NEXT_STA TE<=S0;END CASE;else a1='1' and a2='1' THENCASE curre

21、 nt_state ISWHEN S0=>Y<="0000000110000000" NEXT_STA TE<=S1;WHEN S1=>Y<="0000001111000000" ;NEXT_STATE<=S2;WHEN S13=>Y<="0000001111000000"NEXT_STATE<=S14;WHEN S14=>Y<="0000000110000000" ;NEXT_STA TE<=S15;WHEN S15=>Y<="0000000000000000" ;NEXT_STA TE<=S0;END CASE;end if;end PROCESS;END BEHV;設計分析：該程序是根據狀態機編寫的四個模式的選擇程序，由十六進制計數器的高位控制該程序 中的al、a2。當al = 0,a2 = 0時，選擇效果一；當al = 0,a2 = 1時，選擇效果二;當a1 = 1,a2 = 0時，選擇效果三；當a1 = 1,a2