1、第四章晶體管規則陣列設計技術VLSIC是高度復雜的集成系統，為保證設計的正確性和簡化設計，避免由 于在版圖設計過程中采用復雜結構而引入不可靠因素，因此，在 VLSI的設計技 術中大量地采用規則結構，晶體管規則陣列設計技術就是其中之一。 在這個結構 中的基本單元就是 MOS晶體管或MOS晶體管對（CMOS）。4.1 晶體管陣列及其邏輯設計應用唯讀存儲器ROM是最常用的晶體管規則陣列。它以晶體管的有無來確定存 儲的信號是“ 0”或“1”。在人們通常的概念中，ROM僅僅是存儲器，實際上， 它還是一個可以用于組合邏輯設計的技術，顯然，在 ROM中的基本信息單元是 晶體管。MOS結構的ROM以其低功耗，

2、結構簡單，單元占用面積小等優點， 已成為目前ROM結構的主流實現技術。ROM的基本結構由兩塊電路組成：地址譯碼電路和一個晶體管點陣。地址 譯碼電路將n個輸入“翻譯”成N=2n條字線信號；晶體管點陣是一個N行M列 的晶體管矩陣，M是輸出信號的位數，圖4.1是ROM結構的示意圖。習慣上， 人們所稱的ROM往往僅指晶體管點陣。XiX2Xn0N-1yi y2yM圖4.1 ROM結構示意圖應用比較普遍的 MOS結構的ROM,以NMOS和CMOS為主。它是利用 MOS管的有、無或是否起作用來形成數據。如果將ROM的地址輸入被認作為一塊邏輯電路的輸入，而將 ROM的輸出 認作為邏輯電路的輸出，這時，ROM就

3、是一塊邏輯電路。如果說有差別，就輸 出而言，普通的邏輯電路的輸出位數是任意的，存儲器的輸出往往是按字節（8bit） 衡量。就n位的信號輸入而言，存儲器的字線 N=2n根全都需要，普通的邏輯往 往僅需要其中的一部分。有了這兩點基本認識，只要將標準的 ROM結構加以變 化，就可以實現我們所需的邏輯。當然，基本的 ROM結構僅適用于組合邏輯電 路，如果在ROM的輸出加上記憶單元和信息反饋，它同樣可以滿足時序邏輯的 需要，實際上，人們也是這樣做的。有時，以 ROM結構實現的邏輯也被稱為查 表邏輯。4.1.1 全 NMOS 結構 ROMNMOS ROM有許多種形式，主要分為靜態結構和動態結構。在靜態結構

4、 中，以晶體管點陣的結構進行劃分，又可以分為或非結構ROM和與非結構ROM。圖4.2的(a)圖和(b)圖分別給出了靜態全NMOS或非結構的ROM和全NMOS 與非結構的ROM。圖中Ri代表經譯碼輸出的字線，Ci為輸出信號線即位線。或非結構ROM的每一根位線上有若干 NMOS管相并聯，這些NMOS管的 柵極與字線相連，源極接地，漏極與位線相連，連接到某一根位線的所有增強型 NMOS管和耗盡型NMOS負載管構成了一個或非門。正常工作時，在所有的字 線中，只有一根字線為高電平，其余字線都為低電平，即所謂的某個字被選中。這時，如果在某條位線上有 NMOS管的柵極與該條字線相連接，則這個 NMOS 晶體

5、管將導通，這條位線就輸出低電平，如果沒有 NMOS管連接，這條位線就 輸出高電平。在每一根位線上，每次最多只有一個增強型 NMOS管導通。正是 因為每一位輸出均對應一個或非門，所以，這種結構被稱為或非結構 ROM。與非結構ROM的每一根位線是由若干相串聯的增強型 NMOS管和耗盡型 NMOS負載管構成的與非門的輸出，這些相串聯的增強型 NMOS管的柵連接到 相應的字線。正常工作時，在所有的字線中，只有一條字線為低電平，其余字線 均為高電平。這樣，在每個與非門上，除了與字線相交的這一點外，其余的NMOS 管均是導通的，而某根位線的輸出是高電平還是低電平取決于相交點上是否有 NMOS管。如果有NM

6、OS管，則這個NMOS管將不導通(因為它的柵極接低電 平)，使與非門輸出為高電平。如果沒有NMOS管，則表明這個與非門的所有NMOS管都已導通，其輸出必然是低電平。從圖上已可以看出，與非結構 ROM的字線不能很多，也就是輸入變量不能 很多。所以，或非結構的ROM是常用的MOS ROM結構。與非結構ROM的一 個主要優點是它的單位面積位密度比或非結構 ROM高。圖4.2 NMOS或非結構 ROM和與非結構 ROM我們可以很方便的寫出這兩塊 ROM所表示的邏輯函數。對或非結構ROM , CiR1R3,C2RiR2,C3R2，C4耳，C5R2R3,C6R1對與非結構 ROM, Ci R1R2R3,

7、C2 R2R4, C3 R1R3 o靜態結構的ROM由于采用了有比結構，即輸出的低電平電壓值取決于耗盡 型負載的導通電阻與增強型 NMOS管的導通電阻的比值。為保證輸出低電平達 到要求，耗盡型負載的導通電阻比增強型 NMOS要大得多。這就導致各位線上 輸出高電平的上升時間遠大于輸出低電平的下降時間，為在最終的輸出端得到相 匹配的信號，只能以按上升時間的節拍進行工作，使整個電路的工作速度下降。動態結構的ROM有效地解決了這個問題。動態結構 ROM的陣列結構和靜 態幾乎無什么區別，主要區別在于負載的連接。圖 4.3是一動態或非結構ROM圖4.3動態或非結構ROM動態或非結構ROM的工作過程被分為兩

8、個節拍：預充電節拍和輸出節拍。在預充電節拍，1為高電平，2為低電平，負載管導通，其他 NMOS管（通 常稱為工作管）即使導通也沒有對地通路，這時電源通過負載管對位線進行充電， 使其全為高電平。在輸出節拍，2為高電平，1為低電平，對地的通路打開， 相應位線字線交叉處有 MOS管的位線信號從高電平通過導通的 NMOS管放電到 低電平，而無NMOS管的位線仍保持高電平。這種動態結構的優點是速度快。動態ROM結構將譯碼和預充電放在同一節拍進行， 使上拉時間不計算在輸出時 間內，因此，提高了速度。動態與非結構 ROM工作原理和或非結構相似。由于 動態結構ROM不會出現電源到地的直流通路，因此輸出信號的幅

9、度不是負載管 和工作管的分壓結果，那么，負載管和工作管的尺寸不再要考慮彼此的關系， 而 只要考慮各管的充放電速度。CMOS結構的ROM和NMOS結構ROM在晶體管點陣構造上是相同的，主 要的區別在于負載器件，CMOS的ROM負載是PMOS晶體管，在靜態結構中， 所有PMOS管的柵極接地，即PMOS始終導通，在動態結構中，所有 PMOS管 的柵極接1,因為PMOS和NMOS的閾值電壓極性相反，所以，可以將2與 1實際上，不論是NMOS的ROM還是CMOS的ROM ,其負載管僅僅就是一 個電阻。4.1.2 ROM 版圖1. NMOS或非結構ROM 版圖對于或非結構ROM可以有多種具體的設計方法，圖

10、4.4是硅柵NMOS或非 結構ROM的局部版圖。位線（鋁）y離子注入（a）（b）圖4.4硅柵NMOS或非結構ROM局部版圖圖4.4的（a）圖所示的硅柵NMOS或非結構ROM的版圖，以多晶硅條為 字線（圖中水平線）,以鋁線做位線（圖中豎直線）,以N+擴散區做地線，并且 地線間隔排列即采用共用地線結構，在需要制作 NMOS管的字線、位線交叉點 處做一個N+擴散區形成源漏，與水平硅柵構成NMOS晶體管。（b）圖則顯示了另 一種結構的硅柵 NMOS ROM,與（a）圖不同的是，它在所有的字線、位線交 叉點都制作NMOS管圖形，然后利用離子注入的方法，在不需要 NMOS管的地 方，在多晶硅下預先注入硼離

11、子，使此處的襯底表面P型雜質濃度提高，使NMOS 管的閾值電壓提高到大于電源電壓，這樣，字線上的信號不能使此處的NMOS管導通，從而該NMOS管不起作用，達到選擇的效果。值得注意的是，由于用 擴散區做地線，為防止擴散電阻使地線的串聯電阻過大，ROM塊不能很大，對大容量ROM應分塊處理。2. NMOS與非結構ROM 版圖地線CuddddoduP襯底從或非結構ROM版圖的圖形與工藝處理方法可以看出， 對于并聯結構是通 過在字、位線交叉點不畫源漏圖形，或畫了圖形再將它“失效”的方法完成選擇。 與非結構ROM是如何處理的呢？圖4.5是硅柵NMOS與非結構ROM的版圖與 剖面示意圖。多晶硅匚口時擴散區

12、匚二離子注入區二氧化硅圖4.5硅柵NMOS與非結構ROM版圖與非結構的ROM晶體管的選擇也采用離子注入的辦法，所不同的是離子注 入的元素，或非結構注入的是 P型雜質硼離子（圖4.4 （b）,使NMOS管在正 常電壓下不能導通，這里注入的是N型雜質磷或種離子，作用是使注入處的NMOS管耗盡，達到源漏短路的目的。為什么不用金屬線短路源漏呢？因為用 金屬線短路必須在相關源漏處開孔，這將使面積增大。比較或非結構ROM和與非結構ROM,可以看到，與非結構ROM的集成度 要比或非結構大得多。但因為與非結構不能串聯太多的NMOS管（一般小于八個），因此，與非結構ROM的規模受到限制，而或非結構中并聯的晶體管

13、數不 受限制。通常采用分組相或的辦法構造大規模的ROM,在每一組內采用的是與非結構ROM ,然后再將各組的輸出相或，在每一根位線上還是只有一個負載管。采用離子注入的方法確定晶體管的選擇的優點是： 結構簡單，對不同的數據 或邏輯，只需一塊掩膜版就可以加以確定； 保密性好，由于離子注入采用的是光 刻膠保護，注入完畢后去除光刻膠，在硅片表面不留圖形痕跡。例題：下表給出了一個用ROM實現的組合電路的真值表，圖4.6是它的NMOS或 非ROM結構電路。這個電路有四個輸入，對應16條字線，有四個輸出，對應四條位線。在字 線、位線相交處有NMOS管（圖上打點處）的位線輸出是低電平。到目前為止，我們尚未討論譯

14、碼器的設計，如果譯碼器非常復雜，那么，用 ROM實現組合邏輯的意義就不大了。可以想象，地址譯碼器所對應的字線輸出， 實際上是“與邏輯”輸出，所以，在前面介紹的與非結構 ROM就可以作為譯碼 器的主體結構。也可以通過適當地邏輯轉換，用或非結構ROM構造譯碼器。這表明用兩級晶體管點陣可以非常簡單地實現組合邏輯設計。因為ROM具有高度規則的結構，對實現多輸入/多輸出且規模大的固定組合 邏輯相對方便，甚至可以不做邏輯最小化化簡。4.2 MOS晶體管開關邏輯MOS開關晶體管邏輯是建立在“傳輸晶體管”或“傳輸門”基礎上的邏輯 結構，所以又稱為傳輸晶體管邏輯。信號的傳輸是通過導通的MOS器件，從源傳到漏或從

15、漏傳到源。這時的信號接受端的邏輯值將同時取決于信號的發送端和 MOS器件柵極的邏輯值。4.2.1 開關邏輯1.多路轉換開關MUX在微處理器和一些控制邏輯中廣泛使用的多路轉換開關是MOS開關的一個典型應用，圖4.7給出了一個簡單的 的轉換關系。NMOS四到一轉換開關的電路和它所對應BAZ00 nC001C110 1C211C3圖4.7 NMOS多路轉換開關在B, A信號的控制下，多路轉換開關完成不同通路的連接。寫成邏輯函數 則為：Z B A C0 B A C1B A C2B A C3圖4.8 CMOS多路轉換開關CMOS結構的多路轉換開關如圖4.8所示，它克服了 NMOS結構所存在的 傳輸高電平

16、閾值電壓損耗和串聯電阻大的問題， 但增加了晶體管數目。從圖中可 以看到NMOS和PMOS的相對位置是互補的。除了采用標準CMOS結構外，還可以通過邏輯電平提升電路解決 NMOS傳 輸高電平存在的閾值電壓損耗問題，如圖 4.9所示。圖4.9帶有提升電路的多路轉換開關2. MUX邏輯應用上面介紹的是MUX作為選擇開關的應用，是將 B和A當作控制信號，而 將C0C3當作數據信號，如果反過來，仍是這個電路結構，將 C0C3當作邏輯功 能控制信號，B和A作為邏輯數據信號，我們可以得到一個非常有趣地邏輯結 構。序列B AB AB AB AZ B,AC3C2CiC0邏輯描述000000禁止10001B A或

17、非2101010B A30011B倒相B40100B A5 101101Pnn a倒相a n60110BABA異或70111b-與非8111000B A與91001BABA同或101010A同相A11111011A B121100B同相B131101A B141110A B或1511111使能從上表我們可以看到，將C0C3進行適當的編碼，在輸出端便得到了不同的 邏輯函數。用簡單的八只 NMOS管和適當的信號，我們可以完成一系列的邏輯 操作。如果采用多組這樣的結構，我們就可以進行一系列多位并行邏輯運算。雙極編碼來確定邏輯的方法并不復雜，在多路轉換開關中已經存在了所有的 與項，只要根據所需要的邏輯

18、進行與項組合即可。例如，我們需要構造異或邏輯，那么，只要設定對應 B A和E A的C2、C1等 于“1”，其他為“ 0”。實際上，所謂的編碼，只是對所有四個與項的取舍。在上表中，有些編碼的結果不能用標準的邏輯名稱與之對應，但他們可能對 應了一種運算模式。例如，對應 C3 C0=1011編碼，它可以定義為“對變量B取 反后再和變量A相或”的運算操作。當然，同樣可以根據操作要求來進行編碼。編碼的位數取決于所定義的邏輯操作的多少。例如，需要定義10個操作，則編碼位數應該大于4,因為3位編碼最多只能定義8種操作。另一方面，如果 操作的變量（如A, B）數越多，則操作變化也就越多，所需要的編碼當然也就

19、越多。但是，操作變量的數目受到結構的限制，在全 NMOS開關的結構中，由于 NMOS管傳輸高電平存在閾值電壓損耗，所以不能用接過多的晶體管，否則， 在傳輸高電平時，到達終點的信號已不再是高電平， 這將導致邏輯混亂。在采用 CMOS開關的MUX中，因為沒有閾值電壓損耗，變量的數目可以多一些，但要 考慮用聯電阻對速度的影響。4.2.2棒狀圖所謂的棒狀圖是一種版圖的描述形式，在棒狀圖中僅僅表示了器件的相對位 置以及所采用的基本結構形式，并不描述器件版圖的具體形狀和尺寸， 它特別適 合于描述晶體管規則陣列這樣的版圖。圖4.10給出了又t應圖4.7所示電路的兩種工藝的棒狀圖。（a）圖是采用離子 注入技術

20、將不需要的晶體管耗盡的結構，在需要晶體管耗盡的多晶硅下預先離子 注入磷或神離子（通常注入神離子），使該處的NMOS管的源漏短路。（b）圖是 在做NMOS管的交叉點做一短條多晶硅，與 N型源漏形成晶體管。第二種方法 所引入的串聯電阻比第一種方法小，但圖形相對復雜。注入區 一金屬 11多晶硅 二I Ki考雜區圖4.10棒狀圖4.3 PLA及其拓展結構它采用兩級ROM形可編程邏輯陣列PLA也是典型的晶體管規則陣列結構， 式構造電路，其兩級 ROM陣列分別為“與平面”和“或平面”，這是源于大多 數邏輯表達式采用“與-或”結構。它不用譯碼電路而直接將輸入變量的原量和 非量送入晶體管陣列，基本 PLA結構

21、格局嚴謹，原始輸入只能從“與平面”進入，輸出信號只能由“或平面”輸出。盡管現代的 MOS結構PLA的與、或平面 結構已發生了很大的變化，但其輸入、輸出位置仍遵循經典的PLA規則。PLA與ROM的最大區別在于信號的處理方面完全不同。在 ROM中，每次 只有一根字線有效，PLA的ROM陣列中，每根信號線（接NMOS管柵，相對于 字線）都同時有效。在PLA的每級ROM中的輸出（相當于位線）都是和一個與非 門或者或非門的所有輸入有關，而ROM陣列的位線只是和一個晶體管的有無有 關。所以，應該說PLA更接近兩級門陣列。目前比較常用的PLA是以MOS工藝為基礎的結構。這里也僅介紹硅柵MOS 結構PLA的設

22、計。實際的PLA結構中，“與平面”并不是由“與門”陣列構成，同樣的， “或 平面”也不是“或門”陣列，其兩個“平面”的組合是以“或非-或非”或者“與 非-與非”，或者其他變形結構的陣列形式出現。這是因為制作與非門、或非門比 與門、或門更容易。通常，在用PLA實現數字邏輯時，應將邏輯表達式化為標準”與-或表達式”。 這里，將以標準“與-或表達式”為基礎來討論各種結構在實現邏輯時的對應關 系。4.3.1 “與非-與非”陣列結構任何一個“與-或表達式”在進行邏輯變換時，都可以轉換為“與非 -與非” 表達式，并且不需對原來的輸入變量加以處理， 即如果某個變量原來是原量，轉 換后還是原量，原來是非量的，

23、轉換后還是非量。所以，可以根據“與-或表達式”直接構造與非-與非結構的PLAo圖4.11給出了二種“與非-與非”結構PLA在實現下列邏輯函數時的電路圖。Z abc acd bd這兩種“與非-與非”結構PLA的區別在于，（a）圖是有變量作用處才制作 NMOS管，（b）圖是在通過預先離子注入 N型雜質（通常是神），使該管耗盡形成 零柵壓通路，實現與非邏輯。二-c-d圖4.11 ”與非-與非”結構PLA4.3.2 “或非-或非”陣列結構由于E/DNMOS或非門的輸入端數不受限制，”或非-或非”結構的PLA比 “與非-與非”結構的PLA應用更為廣泛。比之“與非-與非”結構，“或非-或非” 結構的速度快

24、，版圖編程容易。硅柵 NMOS的或非結構版圖形式和前面介紹的 硅柵ROM幾乎一樣，也有兩種基本形式（見圖 4.4）。和用“與非-與非”結構實現邏輯所不同的是，在這里邏輯函數的輸入和輸 出變量必須取反。這里以基本“與-或”平面的概念來討論這個問題。對于“與平面”，如果用變量的非量代替它的原量輸入， 則經過或非門的“處 理”，就得到了原量的與函數。Z ABC ABC由此可見，當用或非門實現與平面的功能的時候， 輸入變量應取反，即對原 先邏輯函數中與項的各變量進行取反操作。對于“或平面”，如果將或非門輸出取反即得到“或平面”的功能。歸結起來，當用“或非-或非”結構PLA實現邏輯電路時必須輸入取反、輸

25、 出取反。圖4.12是用“或非-或非”結構PLA實現同樣函數的邏輯圖。由圖可以看出， 在等效“與平面”，邏輯函數的每個與項對應一個或非門，在等效“或平面”，每 個輸出函數對應一個或非門，設計起來十分簡單。圖4.12 ”或非-或非”結構PLA從已討論的內容我們可以看到，PLA實際上更接近門陣列，它是介于 ROM 和門陣列之間的一種結構。它是從 ROM結構演變而來，但又將與項和或項以門 邏輯的形式實現邏輯操作。顯然，它不是標準 ROM,因為ROM在字、位線交 叉點上，每次最多只有一個晶體管被選中。而 PLA是所有信號線的集體動作； 它也不是門陣列，因為門陣列的陣列內部單元可以是任何邏輯門，而 PL

26、A在一 個平面內只能是一種結構的門，同時，門陣列也不受輸入、輸出位置的限制。4.3.3 多級門陣列（MGA）MGA是在PLA基礎上變化而成的多級門結構，雖然它被稱為門陣列，實際 上它是多級PLA的組合，一個最明顯的標志是它對輸入、輸出位置的限制。這 里舉例說明它的結構。圖4.13是一個組合邏輯用MGA實現的例子。這是一個完 全由或非門和倒相器組成的邏輯。（a）圖是原始邏輯，當用MGA構造它時，需做 適當的變化。這個電路有兩個輸出端和一個輸出反饋到輸入的端子。 以這三個端 子劃分PLA,即每個輸出對應一個小尺寸 PLA,通過PLA級連構成電路。因為在每塊PLA中，“與平面”只能外部輸入，內部輸出

27、，“或平面”只能 內部輸入，外部輸出，因此，（b）圖對原圖做了一點變化，將邏輯分為六組，奇 數組對應“與平面”，偶數組對應“或平面”。首先應保證輸出點都在偶數級，如 果有差異可通過添加倒相器及信號處理來滿足要求。（b）圖有兩處做了這樣的處理，即在門3的輸入Z處和門4的F1輸入處。（d）圖是三個PLA級連的結構圖， 為了說明問題，在這個圖上，所有的輸入端都設置了原量、非量，在實際設計時， 如果不需要，可以根據情況進行取舍。在這個圖上，門2的一個輸入是A端的反饋，與之對應的NMOS管位于第三塊PLA的“與平面”，通過第一塊的“與 平面”的輸出延伸，構成或非門。這樣的設計避免了在陣列外用長引線構成反

28、饋。圖4.13 邏輯電路圖和MGA結構圖圖中，為簡化圖形，采用了簡化的 NMOS管表示符號。柵源短接的是耗盡 型NMOS管，其他為增強型NMOS管。圖是MGA的點線圖，從這個圖上可以清楚地看出，這個 MGA是由三塊 PLA實現的，并且可以看出PLA “與平面”輸出線的延伸情況。PLA是一個比較“古老”的結構，但由于它結構規則，設計簡單、靈活， 常常被用于組合邏輯的設計。從 ROM和PLA的基本結構出發，經過對它們的 不斷修正，派生出許多形式的晶體管規則陣列形式，并被運用到當今的VLSI設計之中，由PLA的討論，我們還引出了一個重要的設計思想：門陣列。4.4 門陣列門陣列設計技術徹底地解決了信號

29、位置的限制，它更符合我們的設計習慣， 將一切的邏輯設計，不論是組合邏輯還是時序邏輯，均以門邏輯及其門邏輯構成 的功能塊進行表述，電路規模不再以集成了多少晶體管進行衡量，而是用集成了多少標準門進行標度。嚴格地講，門陣列不是一個邏輯實現的電路結構， 它是一 種版圖形式。門陣列是一種規則化的版圖結構。門陣列版圖采用行式結構，在單元行內規 則的排列著以標準門定義的門單元，圖 4.14是一個58個引腳、112標準門容量 的門陣列示意圖，它的單元構成14X8陣列，這是一個門陣列的早期版本，但這 個圖最形象地說明了什么是門陣列。 在實現具體電路時，門陣列中的單元結構是 可改變的，并不是機械的以標準門進行連接

30、， 也就是說，所謂的標準門是用于定 義門陣列規模的參考。內部單元可以根據具體電路，通過適當的連接使其成為“與 非門”、“或非門”、“倒相器”、“傳輸門”或其他電路單元。門陣列技術是根據具 體的邏輯，在一個兩維的平面上以基本單元為單位進行布局，然后根據邏輯通過單元、單元行內部連線和布線通道內的連線，以及連接信號線至輸入/輸出單元完成設計。以現在被廣泛應用的CMOS門陣列為例，它的規模是以標準兩輸入“與非 門”或兩輸入“或非門”進行定義，這樣的一個標準門有兩對 MOS管：兩只PMOS 和兩只NMOS,它也被稱為四管單元。比如說 4000門規模，在門陣列的內部就 有16000只MOS管，這里并未計及

31、I/O單元引入的晶體管數量。在每個單元中 的兩對管子通過適當的連接就可實現兩輸入“與非門”、“或非門”或“倒相器”、 “傳輸門”的功能，也可與其他單元適當連接實現多輸入的門電路功能。當然， 將門單元通過連接也可構成時序邏輯。n n 口 圖4.14門陣列結構示意圖在單元行之間、單元行和I/O單元之間為布線通道。布線通道中排列著擴散 條或多晶硅條，在這些用作豎直走線的條上間隔的開了一些引線孔。門陣列的布線結構采用水平布線和垂直布線嚴格分層的設計規則。即使是雙層金屬結構，通常也是一層為水平布線，一層為垂直布線。當采用雙層金屬布線以后，通道行的 設置就不是那樣重要了。單元行和布線通道交替排列。輸入/輸

32、出單元（I/O PAD）排列在陣列的四周， 這些I/O PAD通常可根據需要進行布線，以實現輸入或輸出功能。門陣列分為固定門陣列和優化門陣列。 所謂固定門陣列是指門陣列芯片中陣 列的行數、列數、每行的門數，以及四周的I/O單元數，等等均固定的結構。優化門陣列是一種不規則的門陣列結構，所謂不規則是指它的單元行的寬度不完全 相同，即每行的單元數有多有少，布線通道的容量不完全相同。這是因為優化門 陣列結構的門數是由待集成的電路的規模確定， 沒有多余的單元，也沒有多余的 水平布線道。但總體上，優化門陣列還是行式結構，它的設計仍然遵循門陣列的 設計準則。4.4.1 門陣列單元門陣列實現有多種工藝技術，只

33、要有 TTL, ECL, CMOS等。CMOS門陣 列，由于其單元結構簡單，單元內部連接以及單元與外部的通信容易實現等優點， 得到廣泛應用。尤其是硅柵 CMOS電路，除了硅柵MOS器件本身特性優良外， 由硅柵工藝制作的多晶硅跨接條使布線的靈活性大大提高。在VLSI技術中主要采用硅柵CMOS結構的門陣列。下面將介紹CMOS門陣列的單元結構及其應用。圖4.15是一種硅柵CMOS門陣列的單元和多晶硅橋的結構圖，在實際的設 計中，單元版圖是多種多樣的，但基本的結構大致相同。圖4.15硅柵CMOS門陣列單元和多晶硅橋結構這是一個P阱硅柵CMOS工藝結構的門陣列版圖的局部，這個局部版圖不 包括金屬布線圖形

34、，根據所要實現的邏輯，在這個基本版圖上設計金屬連線即可。 在門陣列單元中，所有的NMOS晶體管的尺寸是相同的，所有的 PMOS晶體管 的尺寸也是相同的。為了說明布線通道，將規則的多晶硅橋也示于圖上。 后續章 節介紹的固定門陣列的結構與此相同， 對于優化門陣列，多晶硅橋并不是這種規 則結構，而是不等間隔結構，在需要跨接的地方才出現多晶硅橋，并且橋的長度 也由跨過的水平連線的多少確定。 在門陣列單元中，為了適應各種復雜的布線要 求，在擴散區和引線上開了許多的引線孔。 將來在不需要引線的地方，這些引線 孔將被一些小的金屬塊所覆蓋。在這些單元的基礎上，設計系統根據各種具體邏 輯單元電路結構，確定了一些

35、基本的連接方法，作為數據庫存放在系統中。在實 現具體的邏輯時，這部分的內容是通過調用數據庫實現連接， 集成電路中的線網 則是通過布線系統實現。圖 4.16是用這種單元結構實現邏輯門的電路和版圖例 子。圖4.16邏輯門電路和版圖VddVss圖上左面是一個兩輸入或非門加一個倒相器構成的兩輸入或門，右面是一個兩輸入與非門。由于 CMOS門電路非常簡單，因此它的布線版圖構成也十分簡 單。圖4.17是另一個布線的例子，它是常用的鎖存器的電路和版圖。圖4.17鎖存器電路和版圖由上述兩個例子可以看出 CMOS門電路單元的版圖非常簡單，非常適合計 算機輔助設計。對于優化門陣列，輸入或輸出信號的接入或引出，通常

36、采用不規 則長度多晶硅條，或通過多晶硅柵實現。在上面給出的兩個圖上，清楚地說明了 這種連接方式。由于硅柵MOS工藝提供了多晶硅材料，通過氧化層的絕緣，鋁線可以直接 在多晶硅上跨越，實現了雙層布線結構，并且未增加任何附加工藝。為與雙層金 屬布線結構的概念相區別，這種結構又稱為“一層半布線方式”。擴散條做垂直布線的結構也屬這一類。圖4.18是另一種P阱硅柵CMOS單元，這種結構版圖相對復雜，但它的內 部連接或外部通信布線比較容易，尤其是右邊的四個 MOS管采用交叉和分離結 構對構成CMOS傳輸門特別方便，單元本身帶有的多晶硅橋使對單元外通信提 供了便利。由此可見，單元的設計對布線是非常重要的。 門

37、陣列單元是門陣列的 核心。每一種工藝技術，每一種單元結構都是以一定的設計要求為出發點。就每種結構自身而言，單元的設計應力求簡單，適應性強，結構規則圖4.18另一種硅柵CMOS門陣列單元以上的版圖僅僅是單元版圖，在 CMOS門陣列中，單元的重復排列構成了 單元行，單元行的重復排列構成了兩維陣列。4.4.2 整體結構設計準則門陣列的芯片結構，包括內部陣列和外部I/O PAD單元。整體結構的設計要 遵循如下準則： 電源、地線必須用鋁引線，為了使電源和地線通達各個單元，它們應設計成 叉指形。電源、地線在各單元行的位置、寬度必須一致。 采用垂直布線法，即水平方向用鋁線作為電源、地線和各單元間的連線。垂

38、直方向用多晶硅條或擴散條作為單元間通信。由于鋁線與多晶硅條或擴散條可以互相跨越，因此它們可以共用同一個布線通道。 采用“行式結構”，即單元行和布線通道間隔排列，這種間隔便于 CAD軟件 實現自動布局布線。 用掩模版編程的I/O PAD單元或獨立的I/O單元位于芯片四周。圖4.19說明了電源、地線的布線結構，對于某個 I/O PAD單元，也必須有 電源和地線通達。不論是輸入還是輸出單元，在設計時電源和地線的位置必須是固定的，這樣做也是為了便于CAD 系統的布線。對于優化門陣列結構，在芯片每邊的I/O PAD 數量并不要求一致，每邊多少I/O PAD,電源、地的位置，在哪個位置安排什么引腳完全由設

39、計者決定。在以上幾條準則的約定下，單元設計的基本外框結構也就確定了。對于不同的工藝、不同的應用以及與發展階段相適應，有不同的結構。4.4.3 門陣列在VLSI 設計中的應用形式門陣列是一種規則陣列形式的版圖，與前面介紹的晶體管規則陣列所不同的是， 在前述的晶體管規則陣列中，版圖和電路形式是相關的，運用什么樣的版圖必須有配套的電路設計方法，ROM、 MOS 開關邏輯、PLA 及其拓展形式都是這樣。 門陣列版圖對電路設計沒有嚴格的要求，可以完全按照人們習慣的設計方式構造電路，不必考慮邏輯的表達式應是什么形式。門陣列在VLSI 設計中的應用有兩類三種主要的應用形式：電路的完全實現形式， 包括固定門陣

40、列和優化門陣列；電路的局部實現形式，即在系統中的某一部分電路采用門陣列結構加以實現。顯然，在第一類中，VLSIC 完全采用門陣列技術實現設計，而第二類僅僅在 VLSIC 中的一部分電路采用了門陣列。1. 固定門陣列固定門陣列采用預加工技術，就是說， 在工廠里預先就加工了一些規格化的門陣列母片，這些母片已完成了主要的工藝流程，母片上已沉積了金屬層。所謂固定就是固定大小、固定結構、固定I/O 數量的門陣列。固定大小就是對某一個預先制作的母片，它的門數是固定的，如500 門、 1000 門、 5000 門，等等。固定結構就是對預先制作的母片，它的結構，如陣列有幾列、每列有幾行、每行的門數， 行間有多

41、少水平布線道、列間有多少豎直布線道、陣列外圍有多少布線道，等等，都是固定的。固定的I/O 數量是指對預先制作的母片，它的外圍I/O 的數量、排列方式是固定的，電源、地線的位置也是固定的。用固定門陣列實現VLSIC就是在母片的圖形基礎上進行電路的安置。由于母片是規格化的，因此在實現布線時會出現多余的單元。這種浪費是固定門陣列的主要缺點。固定門陣列的優點是設計制作周期短。由于僅僅需要設計一到兩塊金屬掩模版，并且剩余加工工藝少，可以在12 天內完成，所以，用固定門陣列實現 VLSIC 的研制周期非常短。雖然用固定門陣列實現VLSIC 只需設計金屬掩模版圖，但這個掩模必須嚴格的與所選的母片相配套。母片

42、的獲取有兩種途徑：一是由CAD 軟件提供商推薦半導體公司所生產的，與CAD 系統相匹配的母片，二是在有關半導體公司或廠家定制母片。從第一條途徑可以購買到一定規格系列的母片，這里所指的規格包括兩個方面的參數，即速度參數和門的規模。與速度參數相關的是器件的尺寸，如MOS器件的最小溝道長度、寬長比等。門的規模的選擇應根據實際需要。特別值得注意的是，購買的母片必須是同一CAD 系統設計的，而且，它們所采用的版圖幾何設計規則必須與自己的CAD 系統所采用的幾何設計規則相一致，否則，所設計的金屬掩模將不能與母片相匹配。以第二種途徑獲取的母片比較容易與后期的設計相匹配，這是因為母片和金屬掩模是在同一個CAD

43、 系統中設計，采用同一個幾何設計規則，并且通常整套掩模也是在同一制版系統中完成的。2. 優化門陣列優化門陣列是一種不規則的門陣列結構，所謂不規則是指它的單元行的寬度可以不完全相同，即每行的單元數可以有多有少，布線通道的容量可以不完全相同。 這是因為優化門陣列結構的門數是由待集成的電路的規模確定，沒有多余的單元，也沒有多余的水平布線道。但總體上，優化門陣列還是行式結構，它的設計仍然遵循門陣列的設計準則。在布線通道的設計上，優化門陣列采用的是變寬度的設計，即每個布線通道的寬度不要求一致，根據水平布線的多少確定布線通道的寬度。在CAD 系統實現優化門陣列時，布局布線總是力圖使芯片的面積、總連線長度最

44、優。布線以水平布線為主，垂直布線僅僅是一些交叉通道。3. 局部門陣列所謂局部門陣列就是將集成電路中的一部分用門陣列結構設計，顯然， 它屬于優化門陣列范疇。這樣的設計在許多大規模、超大規模集成中得到應用，主要應用于隨機邏輯的設計。有時，它是以往的設計調用，作為積木單元使用。4.5 晶體管規則陣列設計技術應用晶體管規則陣列技術被廣泛地應用在VLSI 設計中，下面將舉例說明規則陣列的設計應用。EPLD由若干的宏單元構成，宏單元具有相對獨立的功能結構，邏輯操作和運算 主要在宏單元內進行，同時，各宏單元之間可進行信號交換構成系統。圖4.20 EPLD的宏單元在電路中的MUX是一個選擇器，由它來選擇信號的

45、來源和信號的走向。左 邊的MUX選擇觸發器的時鐘信號是取自系統時鐘或是邏輯陣列，用以控制各宏單元的觸發器是同步工作或異步工作。 右邊的MUX是選擇信號是寄存輸出或是 直接輸出，由此確定宏單元完成的是純組合邏輯還是混合邏輯。MUX的結構非常簡單，就是兩只E2PROM晶體管并一端相連。三態邏輯門完成宏單元的輸出控制， 在來自邏輯陣列的信號控制下，它或者 將宏單元的輸出信號送到芯片的引腳上和反饋給邏輯陣列，或者將宏單元的輸出 隔離，此時，三態輸出表現為高阻態。這樣的設計有利于芯片的輸出工作于總線 方式。通過上述的介紹和分析，不難看出，EPLD中宏單元的核心組成是晶體管規 則陣列。與我們在前幾節介紹的不同之處在于它沒有使用普通的MOS管，而是利用了 E E2PROM晶體管E2PROM晶體管是一種特殊的雙硅柵MOS器件，如圖4.21所示。E2PROM由兩個器件構成：存儲晶體管和選擇晶體管。選擇晶體管是普通的 硅柵NM