1、微處理辦法器總線和時序8086/8088的時鐘和總線周期CPU8086的主頻為5MHz，1個時鐘周期就是200ns 指令周期（Instruction Cycle） 執(zhí)行一條指令所需要的時間 總線周期 (Bus Cycle) 指令周期劃分為一個個總線周期。當(dāng)CPU要從存儲器或輸入輸出端口存取一個字節(jié)就是一個總線周期 一個最基本的總線周期由4個時鐘周期組成如果想延長總線周期，則在T3和T4之間可插入1N個等待周期TW來延長總線周期。 微處理辦法器總線和時序微處理辦法器總線和時序例2 執(zhí)行ADD BX , AX 包含: 1) 取指令 存儲器讀周期 2) 取 DS:BX內(nèi)存單元操作數(shù)存儲器讀周期 3)

2、 存放結(jié)果到 DS:BX 內(nèi)存單元 存儲器寫周期例1 執(zhí)行 MOV BX, AX 包含: 取指令 存儲器讀周期微處理辦法器總線和時序典型的BIU總線周期波形圖 微處理辦法器總線和時序一、8086CPU的引腳及功能 8086是16位CPU。它采用高性能的N溝道，耗盡型負(fù)載的硅柵工藝(HMOS)制造。由于受當(dāng)時制造工藝的限制，部分管腳采用了分時復(fù)用的方式，構(gòu)成了40條管腳的雙列直插式封裝 微處理辦法器總線和時序微處理辦法器總線和時序1、8086的兩種工作方式 最小模式：系統(tǒng)中只有8086一個處理器，所有的控制信號都 是由8086CPU產(chǎn)生(MN/MX=1)。 最大模式：系統(tǒng)中可包含一個以上的處理器

3、，比如包含協(xié)處 理器8087。在系統(tǒng)規(guī)模比較大的情況下，系統(tǒng)控 制信號不是由8086直接產(chǎn)生，而是通過與8086配 套的總線控制器等形成(MN/MX=0)。微處理辦法器總線和時序最小模式下的引腳說明（1） AD15AD0 (Address Data Bus)： 地址/數(shù)據(jù)復(fù)用信號，雙向，三態(tài)。 T1狀態(tài)：傳送的是地址信號的低16位A15A0，然后在ALE信號控制下用鎖存器將A15A0鎖存住； T3 T4狀態(tài)：AD15AD0 上傳送的是數(shù)據(jù)信號D15D0。 T2狀態(tài)：讀總線周期為浮空狀態(tài) 寫總線周期傳送數(shù)據(jù)信號D15D0 微處理辦法器總線和時序 （2） A19/S6A16/S3 (Address

4、/Status)： 地址/狀態(tài)復(fù)用信號，輸出。在T1狀態(tài)：訪問存儲器時作地址線A19A16用，它們與A15A0一起構(gòu)成20位物理地址，可訪問1MB內(nèi)存單元訪問I/O接口時，高4位地址信號無效，I/O端口僅用A15A0線，尋址64K個I/O端口。微處理辦法器總線和時序在T2T4狀態(tài)：輸出狀態(tài)信息。 S60 S5反映中斷允許標(biāo)志的狀態(tài) S5=1，允許可屏蔽中斷請求 S5=0，禁止可屏蔽中斷請求 S3和S4用來指示當(dāng)前正在使用的段寄存器微處理辦法器總線和時序S4S3當(dāng)前正在使用的段寄存器00ES01SS10CS或未使用任何段寄存器11DS微處理辦法器總線和時序（3） RD# (Read) 讀信號，

5、三態(tài)輸出，當(dāng)CPU執(zhí)行讀存儲器或I/O端口操作的指令時，RD#變?yōu)橛行У牡碗娖降降资亲x內(nèi)存還是I/O端口的數(shù)據(jù)，取決于M/IO#信號 M/IO# =1，讀存儲器 M/IO#=0，讀I/O 端口例，MOV CX,BX；指令執(zhí)行時， RD#=0，M/IO#1，讀存儲器 IN AL,40H； 指令執(zhí)行時， RD#=0，M/IO#=0，讀I/O端口微處理辦法器總線和時序（5） WR# (Write) 寫信號，三態(tài)輸出，低電平有效，表示當(dāng)前CPU正在寫存儲器或IO端口。（6）MIO# (MemoryIO ) 存儲器或IO端口訪問信號，三態(tài)輸出 MIO#1，表示當(dāng)前CPU正在訪問存儲器， MIO#0，表示

6、當(dāng)前CPU正在訪問IO端口。 微處理辦法器總線和時序（7）RESET 復(fù)位信號。由外部輸入，高電平有效，至少要保持4個時鐘周期。 復(fù)位時：CPU立即中止所有操作，總線無效。使IP、DS、ES、SS和FLAG清0，CS=FFFFH指令隊列清空當(dāng)RESET回到低電平時，系統(tǒng)又進(jìn)入正常工作狀態(tài)由于復(fù)位時，CS：IP=FFFFH：0000H，故復(fù)位后CUP 將從FFFF0H處開始執(zhí)行程序，在該處可安排一條轉(zhuǎn)移指令JMP ，執(zhí)行檢測內(nèi)存等操作。微處理辦法器總線和時序（8）INTR( Interrupt Request) 可屏蔽中斷請求信號，由外部輸入，電平觸發(fā)，高電平有效。INTR為高電平時，表示外部設(shè)

7、備向CPU發(fā)出中斷請求，CPU在每條指令的最后一個時鐘周期對INTR進(jìn)行采樣，若INTR1，并且當(dāng)中斷允許標(biāo)志IF1時，則暫停執(zhí)行下條指令轉(zhuǎn)入中斷響應(yīng)周期。NMI( NonMaskable Interrupt Request) 不可屏蔽中斷請求信號。由外部輸入，邊沿觸發(fā)，正跳沿有效。CPU一旦測試到NMI有效時，待當(dāng)前指令執(zhí)行完進(jìn)入類型為2的不可屏蔽中斷 這類中斷不受IF標(biāo)志的影響，不能用軟件屏蔽微處理辦法器總線和時序 （9）INTA# (Interrupt Acknowledge) 中斷響應(yīng)信號當(dāng)外設(shè)從INTR引腳向CPU發(fā)出中斷請求信號，CPU響應(yīng)后就進(jìn)入中斷響應(yīng)總線周期在中斷響應(yīng)周期的T

8、2T4狀態(tài)，CPU從INTA#引腳向外設(shè)連續(xù)發(fā)出兩個負(fù)脈沖（即INTA#信號） 第一個INTA#信號通知外設(shè)，CPU已響應(yīng)中斷 第二個INTA#信號將中斷類型碼置于數(shù)據(jù)總線上，以便轉(zhuǎn)入相應(yīng)中斷服務(wù)程序微處理辦法器總線和時序（10）ALE(Address Latch Enable) 地址鎖存使能信號，輸出，高電平有效。用作地址鎖存器8282/8283的選通信號T1狀態(tài)ALE為高電平，允許AD15AD0, A19/S6A16/S3輸出地址信號ALE的下降沿將20位地址鎖存住，使上述復(fù)用總線可傳送數(shù)據(jù)或狀態(tài)信號，從而使地址/數(shù)據(jù)信號分離，地址/狀態(tài)信號分離微處理辦法器總線和時序（11）READY 準(zhǔn)

9、備就緒信號。由外部輸入，高電平有效，表示CPU訪問的存儲器或IO端口己準(zhǔn)備好傳送數(shù)據(jù)。當(dāng)READY無效時，要求CPU插入一個或多個等待周期Tw，直到READY信號有效為止。微處理辦法器總線和時序 （12）BHE# /S7 (Bus High Enable/Status)： 數(shù)據(jù)總線高8位使能和狀態(tài)復(fù)用信號，輸出。在總線周期T1狀態(tài)，BHE#有效，表示數(shù)據(jù)線上高8位數(shù)據(jù)有效。在T2T4狀態(tài)BHE # /S7 輸出狀態(tài)信息S7。S7在8086中未定義。微處理辦法器總線和時序8086/ 8088系統(tǒng)的存儲體結(jié)構(gòu) 8086系統(tǒng)的存儲體結(jié)構(gòu) 8088系統(tǒng)的存儲體結(jié)構(gòu) 微處理辦法器總線和時序（13）DEN

10、# (Data Enable) 數(shù)據(jù)允許信號，輸出，三態(tài)，低電平有效。用于數(shù)據(jù)總線驅(qū)動器的控制信號。 （14）DT/R#(Data Transmit/Receive)： 數(shù)據(jù)驅(qū)動器數(shù)據(jù)流向控制信號，輸出，三態(tài)。在8086系統(tǒng)中，通常采用8286或8287作為數(shù)據(jù)總線的驅(qū)動器，用DT/R#信號來控制數(shù)據(jù)驅(qū)動器的數(shù)據(jù)傳送方向。當(dāng)DT/R#1時，CPU向外部發(fā)送數(shù)據(jù)； DT/R#0時，CPU接收外部送來的數(shù)據(jù)。 微處理辦法器總線和時序總線操作指令舉例0 010讀I/O接口IN AL,DX1010讀存儲器MOV AX,1000H0101寫I/O接口OUT DX,AL1101寫存儲器MOV 2000H,

11、ALX011非法操作無X100非法操作無X11X無讀寫操作無8086 讀/寫控制信號對應(yīng)的總線操作類型微處理辦法器總線和時序（15）HOLD(Hold Request) 總線請求信號。由外部輸入，高電平有效器向CPU請求使用總線。（16）HLDA(Hold Acknowledge) 共享總線的處理總線請求響應(yīng)信號。向外部輸出，高電平有效。 微處理辦法器總線和時序（17）TEST# 測試信號。由外部輸入，低電平有效。當(dāng)CPU執(zhí)行WAIT指令時(WAIT指令是用來使處理器與外部硬件同步)，每隔5個時鐘周期對TEST進(jìn)行一次測試，若測試到該信號無效，則CPU繼續(xù)執(zhí)行WAIT指令，即處于空閑等待狀態(tài)；

12、當(dāng)CPU測到TEST輸入為低電平時，則轉(zhuǎn)而執(zhí)行WAIT的下一條指令。由此可見，TEST對WAIT指令起到了監(jiān)視的作用。微處理辦法器總線和時序（18）MN/MX(Minimum/Maximum Mode Control)： 最大最小模式控制信號，輸入。MN/MX1（5V），CPU工作在最小模式。MN/MX0（接地），CPU則工作在最大模式。 （19）GND 地。（20) VCC 電源，接5V。微處理辦法器總線和時序 最大模式下的引腳說明 當(dāng)8086CPU工作在最大模式系統(tǒng)時，有8個管腳重新定義 。 （1）S2#、S1#、S0#（Bus Cycle Status，最小模式為M/IO#、D/TR#、

13、DEN#）： 總線周期狀態(tài)信號，輸出。這三個信號的組合表示當(dāng)前總線周期的類型。在最大模式下，由這三個信號輸入給總線控制器8288，用來產(chǎn)生存儲器、I/O的讀寫等相關(guān)控制信號。如下表： 微處理辦法器總線和時序S2#S1#S0#CPU狀態(tài)8288命令000中斷響應(yīng) INTA#001讀I/O端口 IORC#010寫I/O端口 IOWC# AIOWC#011暫停 無100取指令 MRDC#101讀存儲器 MRDC#110寫存儲器 MWTC# AMWC#111無作用 無微處理辦法器總線和時序（2）LOCK# 封鎖信號。 三態(tài)輸出，低電平有效。LOCK有效時表示CPU不允許其它總線主控者占用總線。這個信號

14、由軟件設(shè)置。當(dāng)在指令前加上LOCK前綴時，則在執(zhí)行這條指令期間LOCK保持有效，即在此指令執(zhí)行期間，CPU封鎖其它主控者使用總線。 （3）QS1、QS0(Instruction Queue Status，最小模式為ALE、INTA#)： 指令隊列狀態(tài)信號，輸出。QS1,QS0組合起來表示前一個時鐘周期中指令隊列的狀態(tài)，以便從外部對芯片的測試。微處理辦法器總線和時序 QS1QS0編碼含義00無操作01從隊列中取第一個字節(jié)10隊列已空11從隊列中取后續(xù)字節(jié)微處理辦法器總線和時序 （4）RQ#/GT0# ，RQ#/GT1# (RequestGrant) 總線請求信號請求允許信號。雙向，低電平有效，當(dāng)

15、該信號為輸入時表示其它主控者向CPU請求使用總線；當(dāng)為輸出時表示CPU對總線請求的響應(yīng)信號。兩條線可同時與兩個主控者相連，同時,RQ#/GT0#優(yōu)先級高于RQ#/GT1#。 微處理辦法器總線和時序8086最小模式下的基本配置二、最小模式和最大模式微處理辦法器總線和時序8088最小模式下的基本配置微處理辦法器總線和時序總線操作指令舉例0 010讀I/O接口IN AL,DX1010讀存儲器MOV AX,1000H0101寫I/O接口OUT DX,AL1101寫存儲器MOV 2000H,ALX011非法操作無X100非法操作無X11X無讀寫操作無8086 讀/寫控制信號對應(yīng)的總線操作類型微處理辦法器

16、總線和時序總線操作010中斷響應(yīng)011讀I/O接口110寫I/O接口111暫停 000取指令001讀存儲器100寫存儲器101無操作8088 讀/寫控制信號對應(yīng)的總線操作類型微處理辦法器總線和時序18282地址鎖存器8282用來作為地址鎖存器，用ALE信號作為8282的選通脈沖STB輸入，這樣就能在總線周期的第一個時鐘周期從地址/數(shù)據(jù)、地址/狀態(tài)總線將地址信息鎖存于8282中，從而保證了整個總線周期內(nèi)存儲器和I/O接口芯片能獲得穩(wěn)定的地址信息。 微處理辦法器總線和時序8286用作數(shù)據(jù)總線驅(qū)動器，其T端同 連接，用于控制數(shù)據(jù)傳送方向，而 端同 要連接，以保證只在CPU需要訪問存儲器I/O端口時才

17、允許數(shù)據(jù)通過8286。28286總線收發(fā)器T 操作 01數(shù)據(jù)從A0A7到B0B700數(shù)據(jù)從B0B7到A0A71XA0A7，B0B7均三態(tài)微處理辦法器總線和時序8086最大模式下的基本配置最大模式和處理器總線結(jié)構(gòu)微處理辦法器總線和時序8088最大模式下的基本配置微處理辦法器總線和時序總線操作類型8288命令信號000中斷響應(yīng)001讀I/O端口010寫I/O端口 、011暫停無101取指令101讀存儲器110寫存儲器 、111無效狀態(tài)無 ， ， 總線周期狀態(tài)信號用來指示當(dāng)前總線周期所進(jìn)行的操作類型 微處理辦法器總線和時序8288總線控制器 微處理辦法器總線和時序系統(tǒng)的復(fù)位和啟動操作 總線操作 暫停

18、操作 中斷操作 總線保持或總線請求/允許操作 三、8086/8088的總線時序微處理辦法器總線和時序復(fù)位時各寄存器值CPU復(fù)位時各寄存器值內(nèi)容標(biāo)志位清除指令指針（IP）0000HCS寄存器FFFFHDS寄存器0000HSS寄存器標(biāo)志位ES寄存器0000H指令隊列空在復(fù)位狀態(tài)下，CPU內(nèi)部的各寄存器被置為初態(tài)。代碼段寄存器CS和指令指針寄存器IP分別被初始化為FFFFH和0000H 8086復(fù)位后重新啟動時，便從內(nèi)存的FFFF0H處開始執(zhí)行指令。 （一）系統(tǒng)的復(fù)位和啟動操作微處理辦法器總線和時序1最小模式下的總線讀操作2最小模式下的總線寫操作 3最大模式下的總線讀操作4最大模式下的總線寫操作5總

19、線空操作（二）總線操作微處理辦法器總線和時序1.最小模式下的總線讀操作微處理辦法器總線和時序T1狀態(tài)：CPU根據(jù)執(zhí)行的是訪問存儲器還是訪問I/O端口的指令，首先在 線上發(fā)有效電平。從地址/數(shù)據(jù)復(fù)用線AD15AD0和地址/狀態(tài)復(fù)用線A19/S6A16/S3發(fā)存儲器單元地址(20位)或發(fā)I/O端口地址(16位)。 鎖存地址信號，CPU在T1狀態(tài)從ALE引腳上輸出一個正脈沖作8282地址鎖存器的地址鎖存信號。 為實現(xiàn)對存儲體的高位字節(jié)庫（即奇地址庫）的尋址，CPU在T1狀態(tài)通過 7引腳發(fā)面有效信號（低電平）。 為了控制數(shù)據(jù)總線傳輸方向，使 變?yōu)榈碗娖剑钥刂茢?shù)據(jù)總線收發(fā)器8286為接收數(shù)據(jù)。.各狀態(tài)

20、下的操作 微處理辦法器總線和時序T2狀態(tài)：（1）地址信號消失，此時AD15AD0進(jìn)入高阻緩沖期，以便為讀入數(shù)據(jù)作準(zhǔn)備。（2）A19/S6A16/S3及 7線開始輸出狀態(tài)信息S7S3，持續(xù)到T4。前面已指出，在8086系統(tǒng)中，S7是未賦實際意義的。（3） 信號開始變?yōu)榈碗娖?有效)，此信號是用來開放8286總線收發(fā)器的。這樣，就可以使8286提前在T3狀態(tài)，即數(shù)據(jù)總線上出現(xiàn)輸入數(shù)據(jù)前獲得開放。 維持到T4的中期結(jié)束有效。（4） 信號開始變?yōu)榈碗娖剑ㄓ行В４诵盘柋唤拥较到y(tǒng)中所有存儲器和I/O端口。用來打開數(shù)據(jù)輸出緩沖器，以便將數(shù)據(jù)送上數(shù)據(jù)總線。（5） 繼續(xù)保持低電平有效的接收狀態(tài)。微處理辦法器總線和時序T3狀態(tài)：經(jīng)過T1、T2后，存儲器單元或I/O端口把數(shù)據(jù)送上數(shù)據(jù)總線AD15AD0，以供CPU讀取。TW狀態(tài)：當(dāng)系統(tǒng)中所用的存儲器或外設(shè)的工作速度較慢，不能在基本總線周期規(guī)定的四個狀態(tài)完成讀操作時，它們將通過8284A時鐘產(chǎn)生器給CPU送一個READY信號。 CPU在T3的前沿(下降沿)采樣READY。 當(dāng)采到的READY=0時（表示“末就緒”），就會在T3和T4之間插入等待狀態(tài)TW，TW可以為1個或多個。 T4狀態(tài)：在T4狀態(tài)和前一狀態(tài)交界的下降沿處，CPU對數(shù)據(jù)總線上的數(shù)據(jù)進(jìn)行采樣，完成讀取數(shù)據(jù)的操作。微處理辦法器總線和時序2最小模式下的總線寫操