1、第五章 同步時序邏輯電路第 五 章 同步時序邏輯電路本章知識要點: 時序邏輯電路的基本概念; 同步時序邏輯電路的分析和設計方法; 典型同步時序邏輯電路的分析和設計。第五章 同步時序邏輯電路 5.1 概 述5.1.1 時序邏輯電路的定義、結(jié)構(gòu)和特點 若邏輯電路在任何時刻產(chǎn)生的穩(wěn)定輸出信號不僅與電路該時刻的輸入信號有關(guān)，還與電路過去的輸入信號有關(guān)，則稱為時序邏輯電路。一定義第五章 同步時序邏輯電路 二結(jié)構(gòu)第五章 同步時序邏輯電路 時序邏輯電路由組合電路和存儲電路兩部分組成，通過反饋回路將兩部分連成一個整體。 圖中，x1,，xn為輸入信號；Z1,，Zm為輸出信號；y1, ，ys為時序邏輯電路的“狀態(tài)

2、”；Y1,，Yr為時序邏輯電路中的激勵信號；CP為時鐘脈沖信號，是否存在CP，取決于時序邏輯電路的類型。 時序邏輯電路的狀態(tài)y1,，ys是存儲電路對過去輸入信號記憶的結(jié)果，它隨著外部信號的作用而變化。次態(tài)與現(xiàn)態(tài)的概念: 在對電路功能進行研究時，通常將某一時刻的狀態(tài)稱為“現(xiàn)態(tài)”，記作yn，簡記為 y； 將在某一現(xiàn)態(tài)下，外部信號發(fā)生變化后到達的新的狀態(tài)稱為 “次態(tài)”，記作 yn+1。第五章 同步時序邏輯電路 注意：次態(tài)與現(xiàn)態(tài)的概念是相對的！三特點第五章 同步時序邏輯電路 由組合電路和存儲電路組成，具有對過去輸入進行記憶的功能； 包含反饋回路，通過反饋使電路功能與“時序”相關(guān)； 輸出由電路當時的輸入

3、和狀態(tài)(過去的輸入)共同決定。5.1.2 時序邏輯電路的分類 通常按照電路的工作方式、電路輸出對輸入的依從關(guān)系或者輸入信號的形式進行分類。一按電路的工作方式分類 按照電路的工作方式，時序邏輯電路可分為同步時序邏輯電路和異步時序邏輯電路兩種類型。 1. 同步時序電路 （1）特點：電路中有統(tǒng)一的定時信號，存儲器件采用時鐘控制觸發(fā)器，電路狀態(tài)在時鐘脈沖控制下同時發(fā)生轉(zhuǎn)換，即電路狀態(tài)的改變依賴于輸入信號和時鐘脈沖信號。 具體：狀態(tài)如何變？取決與輸入信號；狀態(tài)何時變?取決于時鐘信號；每個狀態(tài)維持多久？ 取決于時鐘脈沖的周期。 通常不把同步時鐘信號作為輸入信號處理，而是將它當成一種默認的時間基準。第五章

4、同步時序邏輯電路 （2） 現(xiàn)態(tài)與次態(tài) 同步時序電路中的現(xiàn)態(tài)與次態(tài)是針對某個時鐘脈沖而言的。 現(xiàn)態(tài)-指時鐘脈沖作用之前電路所處的狀態(tài)。 次態(tài)-指時鐘脈沖作用之后電路到達的狀態(tài)。 注意：前一個脈沖的次態(tài)即后一個脈沖的現(xiàn)態(tài)！ 2. 異步時序邏輯電路 異步時序邏輯電路的存儲電路可由觸發(fā)器或延時元件組成，電路中沒有統(tǒng)一的時鐘信號同步，電路輸入信號的變化將直接導致電路狀態(tài)的變化。第五章 同步時序邏輯電路 （3） 對時鐘的要求 脈沖的寬度：必須保證觸發(fā)器可靠翻轉(zhuǎn)； 脈沖的頻率：必須保證前一個脈沖引起的電路響應完全結(jié)束后，后一個脈沖才能到來。二按電路輸出對輸入的依從關(guān)系分類 1Mealy型電路：若時序邏輯電路

5、的輸出是電路輸入和電路狀態(tài)的函數(shù)，則稱為Mealy型時序邏輯電路。 2Moore型電路：若時序邏輯電路的輸出僅僅是電路狀態(tài)的函數(shù)，則稱為Moore型時序邏輯電路。 Mealy型電路的輸入和輸出之間存在直接聯(lián)系，而Moore型電路則是將全部輸入轉(zhuǎn)換成電路狀態(tài)后再和輸出建立聯(lián)系。第五章 同步時序邏輯電路 若一個時序邏輯電路沒有專門的外部輸出信號，而是以電路狀態(tài)作為輸出，則可視為Moore型電路的特殊情況。 無論是同步時序邏輯電路或是異步時序邏輯電路，均有Mealy型和Moore型兩種模型。 同步時序邏輯電路中兩種模型的結(jié)構(gòu)框圖如下圖所示。第五章 同步時序邏輯電路三按輸入信號形式分類 時序邏輯電路的

6、輸入信號可以是脈沖信號也可以是電平信號。根據(jù)輸入信號形式的不同，時 序邏輯電路通常又被分為脈沖型和電平型兩種類型。下圖所示為不同輸入信號的波形圖。第五章 同步時序邏輯電路5.1.3 同步時序邏輯電路的描述方法 同步時序電路可采用邏輯表達式、狀態(tài)表、狀態(tài)圖進行描述。狀態(tài)表和狀態(tài)圖是同步時序邏輯電路分析和設計的重要工具。此外，必要時還可以通過時間圖加以描述。一邏輯函數(shù)表達式 同步時序電路的結(jié)構(gòu)和功能，可用3組邏輯函數(shù)表達式描述。 1輸出函數(shù)表達式： Zi = fi(x1，xn ,y1,，ys) i=1,2,m（Mealy型電路) Zi = fi(y1，ys) i=1,2,m （Moore型電路）第

7、五章 同步時序邏輯電路 2激勵函數(shù)表達式： 激勵函數(shù)又稱為控制函數(shù)，它反映了存儲電路的輸入Y與外部輸入x和電路狀 態(tài)y之間的關(guān)系。其函數(shù)表達式為 Yj = gj(x1，xn,y1,，ys) j =1,2,r 3次態(tài)函數(shù)表達式：次態(tài)函數(shù)用來反映同步時序電路的次態(tài)yn+1與激勵函數(shù)Y和電路現(xiàn)態(tài)y之間的關(guān)系，它與觸發(fā)器類型相關(guān)。其函數(shù)表達式為 y ln+1 = kl(Yj，yl) j=1,2,r ； l =1,2 ,，s第五章 同步時序邏輯電路二狀態(tài)表 狀態(tài)表：反映同步時序電路輸出Z、次態(tài)yn+1與電路輸入x、現(xiàn)態(tài)y之間關(guān)系的表格，又稱為狀態(tài)轉(zhuǎn)移表。 表格的上方從左到右列出一位輸入x的全部取值組合，

8、表格左邊從上到下列出電路的全部狀態(tài)y，表格的中間列出對應不同輸入組合和現(xiàn)態(tài)下的次態(tài)yn+1和輸出Z。 表中，列數(shù) = 一位輸入的所有取值組合數(shù)； 行數(shù) = 觸發(fā)器的狀態(tài)組合數(shù)。第五章 同步時序邏輯電路現(xiàn)態(tài)y次態(tài)yn+1/輸出Z輸入 xyyn+1/ZMealy型 狀態(tài)表是同步時序電路分析和設計中常用的工具，它非常清晰地給出了同步時序電路在不同輸入和現(xiàn)態(tài)下的次態(tài)和輸出。Moore型電路狀態(tài)表的格式如左下表所示。 考慮到Moore型電路的輸出Z僅與電路的現(xiàn)態(tài)y有關(guān)，為了清晰起見，將輸出單獨作為一列，表示其值完全由現(xiàn)態(tài)確定。第五章 同步時序邏輯電路現(xiàn)態(tài)y次態(tài)yn+1輸出Z輸入 xyyn+1ZMoore

9、型三狀態(tài)圖 狀態(tài)圖：是一種反映同步時序電路狀態(tài)轉(zhuǎn)換規(guī)律及相應輸入、輸出取值關(guān)系的有向圖。 在狀態(tài)圖中，用圓圈表示電路的狀態(tài)，連接圓圈的有向線段表示狀態(tài)的轉(zhuǎn)換關(guān)系，箭頭的起點表示現(xiàn)態(tài)，終點表示次態(tài)，當箭頭起止于同一狀態(tài)時，表明在指定輸入下狀態(tài)不變。 第五章 同步時序邏輯電路 用狀態(tài)圖描述同步時序電路的邏輯功能具有直觀、形象等優(yōu)點。 狀態(tài)圖和狀態(tài)表示是同步時序電路分析和設計的重要工具，相比之下，狀態(tài)表更規(guī)范，狀態(tài)圖更形象。四時間圖 時間圖是用波形圖的形式來表示輸入信號、輸出信號和電路狀態(tài)等的取值在各時刻的對應關(guān)系，通常又稱為工作波形圖。在時間圖上，可以把電路狀態(tài)轉(zhuǎn)換的時刻形象地表示出來。第五章 同

10、步時序邏輯電路第五章 同步時序邏輯電路5.2 同步時序邏輯電路分析5.2.1 分析方法概述 分析同步時序電路有兩種常用的方法，一種是表格法，另一種是代數(shù)法。一. 表格分析法的一般步驟第五章 同步時序邏輯電路1寫出輸出函數(shù)和激勵函數(shù)表達式； 2借助觸發(fā)器功能表列出電路次態(tài)真值表；3作出狀態(tài)表和狀態(tài)圖（畫出時間圖）； 4歸納出電路的邏輯功能。二. 代數(shù)分析法的一般步驟 第五章 同步時序邏輯電路1寫出輸出函數(shù)和激勵函數(shù)表達式； 2把激勵函數(shù)表達式代入觸發(fā)器的次態(tài)方 程，導出電路的次態(tài)方程組；3作出狀態(tài)表和狀態(tài)圖（畫出時間圖）； 4歸納出電路的邏輯功能。5.2.2 分析舉例 例1 用表格法分析下圖所示

11、同步時序邏輯電路。 解: 電路由兩個J-K觸發(fā)器和一個異或門組成，電路的輸入為x，電路的狀態(tài)(即觸發(fā)器狀態(tài))用y2、y1表示。電路的輸出即狀態(tài)變量，因此，該電路屬于Moore型電路的特例。 1. 寫出輸出函數(shù)和激勵函數(shù)表達式 該電路的輸出即為狀態(tài)，各觸發(fā)器的激勵函數(shù)表達式為 J1 = K1 = 1 ； J2 = K2 = xy1第五章 同步時序邏輯電路 2列出電路次態(tài)真值表 第五章 同步時序邏輯電路0 11 01 10 01 10 00 11 00 0 1 11 1 1 10 0 1 11 1 1 11 1 1 10 0 1 11 1 1 10 0 1 10 00 11 01 10 00 11

12、 01 100001111 次 態(tài)激勵函數(shù)J2 K2 JI K1現(xiàn)態(tài)y2 y1輸入x1n11n2yy+Q010 00 11 01 1Qn+1J KQ演示動畫第五章 同步時序邏輯電路 作出狀態(tài)表 和狀態(tài)圖1 10 00 11 00 11 01 10 00 00 11 01 1x=1x=0次態(tài)現(xiàn)態(tài)y2 y11n11n2yy+0 11 01 10 01 10 00 11 00 0 1 11 1 1 10 0 1 11 1 1 11 1 1 10 0 1 11 1 1 10 0 1 10 00 11 01 10 00 11 01 100001111 次 態(tài)激勵函數(shù)J2 K2 JI K1現(xiàn)態(tài)y2 y1輸

13、入x1n11n2yy+ 4描述電路的邏輯功能。 由狀態(tài)圖可知，該電路是一個2 位二進制數(shù)可逆計數(shù)器。 當輸入x=0 時，可逆計數(shù)器進行加1計數(shù)，其計數(shù)序列為 00 01 10 11 當輸入x=1時，可逆計數(shù)器進行減1計數(shù)，其計數(shù)序列為 00 01 10 11 在時序邏輯電路分析中，除了狀態(tài)圖和狀態(tài)表之外，通常還用到時間圖。第五章 同步時序邏輯電路 作時間圖的一般步驟： 假設電路初始狀態(tài)，并擬定一典型輸入序列； 作出狀態(tài)和輸出響應序列； 根據(jù)響應序列畫出波形圖。 CP: 1 2 3 4 5 6 7 8 9 x : 1 1 1 1 0 0 0 0 0 y2 : 0 1 1 0 0 0 1 1 0

14、y1 : 0 1 0 1 0 1 0 1 0 y2n+1: 1 1 0 0 0 1 1 0 0 y1n+1: 1 0 1 0 1 0 1 0 1第五章 同步時序邏輯電路 設電路的初始狀態(tài)y2y1=00,輸入x為電平信號，典型輸入序列為111100000，根據(jù)狀態(tài)圖可作出電路的狀態(tài)響應序列如下： 根據(jù)狀態(tài)響應序列，可作出時間圖。由于前一個時鐘脈沖的次態(tài)即為后一個時鐘脈沖的現(xiàn)態(tài)，所以，時間圖中可以將現(xiàn)態(tài)和次態(tài)共用一個波形表示。CP: 1 2 3 4 5 6 7 8 9 x : 1 1 1 1 0 0 0 0 0 y2 : 0 1 1 0 0 0 1 1 0 y1 : 0 1 0 1 0 1 0 1

15、 0 y2n+1: 1 1 0 0 0 1 1 0 0y1n+1: 1 0 1 0 1 0 1 0 1第五章 同步時序邏輯電路例2 分析下圖所示的同步時序電路。 解 該電路有一個輸入x和一個輸出Z。輸出Z與輸入x及電路狀態(tài)均有直接聯(lián)系，因此屬于Mealy型。1寫出輸出函數(shù)和激勵函數(shù)的表達式 第五章 同步時序邏輯電路 2.列出電路次態(tài)真值表 根據(jù)激勵函數(shù)表達式和D觸發(fā)器的功能表，可作出該電路的次態(tài)真值表如下表所示。第五章 同步時序邏輯電路 3.作出狀態(tài)表和狀態(tài)圖 根據(jù)輸出函數(shù)表達式和次態(tài)真值表，可作出該電路的狀態(tài)表和狀態(tài)圖如下。 演示動畫第五章 同步時序邏輯電路現(xiàn) 態(tài)y2 y1次態(tài)/輸出(y2n

16、+1y1n+1/Z）X=0X=10001101100/010/000/000/001/001/001/001/04. 說明電路的邏輯功能CP: 1 2 3 4 5 6 7 8 9x: 0 1 0 1 1 0 1 0 0y2: 0 0 0 1 0 0 1 0 1y1: 0 0 1 0 1 1 0 1 0y2n+1: 0 0 1 0 0 1 0 1 0y1 n+1: 0 1 0 1 1 0 1 0 0Z: 0 0 0 1 0 0 1 0 0 設電路初始狀態(tài)為“00”，輸入x為脈沖信號，其輸入序列為010110100。根據(jù)狀態(tài)圖可作出電路的狀態(tài)響應序列和輸出響應序列如下: 由輸入、輸出序列可以看出，

17、一旦輸入x出現(xiàn)信號“101”，輸出Z便產(chǎn)生一個相應的1，其他情況下輸出Z為0。因此，該電路是一個“101”序列檢測器。第五章 同步時序邏輯電路 例3 試用代數(shù)法分析下圖所示同步時序邏輯電路的邏輯功能。 解 該電路由一個J-K觸發(fā)器和四個邏輯門構(gòu)成，電路有兩個輸入端x1和x2，一個輸出端Z。輸出Z與輸入和狀態(tài)均有直接聯(lián)系，屬于Mealy 型電路。 1寫出輸出函數(shù)和激勵函數(shù)表達式第五章 同步時序邏輯電路 2把激勵函數(shù)表達式代入觸發(fā)器的次態(tài)方程，得到電路的次態(tài)方程組 該電路的存儲電路只有一個觸發(fā)器，因此，電路只有一個次態(tài)方程。 第五章 同步時序邏輯電路3 根據(jù)次態(tài)方程和輸出函數(shù)表達式作出狀態(tài)表和狀態(tài)

18、圖 根據(jù)次態(tài)方程和輸出函數(shù)表達式，可以作出該電路的狀態(tài)表和狀態(tài)圖如下。第五章 同步時序邏輯電路狀態(tài)表現(xiàn)態(tài)y次態(tài)/輸出（yn+1/Z）x1x2=00 x1x2=01x1x2=11x1x2=1000/00/11/00/110/11/01/11/04 畫出時間圖，并說明電路的邏輯功能 時鐘節(jié)拍： 1 2 3 4 5 6 7 8 輸入x1： 0 0 1 1 0 1 1 0 輸入x2： 0 1 0 1 1 1 0 0 狀態(tài) y： 0 0 0 0 1 1 1 1 輸出Z ： 0 1 1 0 0 1 0 1 設電路初態(tài)為“0”，輸入x1為00110110，輸入x2為01011100，根據(jù)狀態(tài)圖可作出電路的輸

19、出和狀態(tài)響應序列如下:第五章 同步時序邏輯電路根據(jù)狀態(tài)響應序列可作出時間圖如下：時鐘節(jié)拍： 1 2 3 4 5 6 7 8輸入x1： 0 0 1 1 0 1 1 0輸入x2： 0 1 0 1 1 1 0 0狀態(tài) y： 0 0 0 0 1 1 1 1輸出Z ： 0 1 1 0 0 1 0 1第五章 同步時序邏輯電路 電路實現(xiàn)了何功能？ 電路實現(xiàn)了串行加法器的功能。x1為被加數(shù)，x2為加數(shù)，按照先低位后高位的順序串行地輸入。每位相加產(chǎn)生的進位由觸發(fā)器保存下來參加下一位相加，輸出Z從低位到高位串行輸出“和”。 時間圖給出了x1=01101100, x2=00111010相加得到“和” Z=10100

20、110的過程。狀態(tài)y=11110000是由低位到高位依次產(chǎn)生的進位信號。第五章 同步時序邏輯電路狀態(tài)表現(xiàn)態(tài)y次態(tài)/輸出（yn+1/Z）x1x2=00 x1x2=01x1x2=11x1x2=1000/00/11/00/110/11/01/11/0 狀態(tài)表有何規(guī)律？ 為了使邏輯功能更清晰， 亦可按照左高右低的順序?qū)⑤斎胼敵鲂蛄斜硎救缦拢?時鐘節(jié)拍： 8 7 6 5 4 3 2 1 x1(被加數(shù))： 0 1 1 0 1 1 0 0 x2 (加數(shù))： 0 0 1 1 1 0 1 0 y (進位)： 1 1 1 1 0 0 0 0 Z (和數(shù))： 1 0 1 0 0 1 1 0 上面舉例介紹了采用兩種方

21、法分析同步時序邏輯電路的全過程。實際問題分析時，可視具體情況靈活運用，根據(jù)給定邏輯電路的復雜程度不同，通常可以省去某些步驟。例如，列次態(tài)真值表或畫時間圖等。 演示動畫第五章 同步時序邏輯電路5.3 同步時序邏輯電路的設計 同步時序邏輯電路的設計是指根據(jù)特定的邏輯要求，設計出能實現(xiàn)其邏輯功能的時序邏輯電路。顯然，設計是分析的逆過程，即： 同步時序邏輯電路設計追求的目標是，使用盡可能少的觸發(fā)器和邏輯門實現(xiàn)預定的邏輯要求 ！邏輯電路邏輯功能分析設計第五章 同步時序邏輯電路設計一般步驟第五章 同步時序邏輯電路 1形成原始狀態(tài)圖和原始狀態(tài)表； 2狀態(tài)化簡，求得最小化狀態(tài)表； 3狀態(tài)編碼，得到二進制狀態(tài)表

22、； 4選定的觸發(fā)器類型，并求出激勵函數(shù) 和輸出函數(shù)最簡表達式； 5畫出邏輯電路圖。5.3.1 建立原始狀態(tài)圖和原始狀態(tài)表 原始狀態(tài)圖和原始狀態(tài)表是對設計要求的最原始的抽象。建立正確的原始狀態(tài)圖和狀態(tài)表是最關(guān)鍵的一步。 由于狀態(tài)圖比狀態(tài)表更形象、靈活，一般先畫狀態(tài)圖后作狀態(tài)表；其次，由于在開始時往往不知道描述一個給定的邏輯問題需要多少狀態(tài)，因此，一般用字母或數(shù)字表示狀態(tài)。 一. 確定電路模型 設計成Mealy型？ Moore型？ 將電路設計成哪種模型? 有的問題已由設計要求規(guī)定，有的問題可由設計者選擇。不同的模型對應的電路結(jié)構(gòu)不同，設計者在選擇時，應根據(jù)問題中的信號形式、電路所需器件的多少等綜合

23、考慮。 形成原始狀態(tài)圖應考慮如下4個方面問題：第五章 同步時序邏輯電路采用何方法？ 二. 設立初始狀態(tài) 時序邏輯電路在輸入信號開始作用之前的狀態(tài)稱為初始狀態(tài)。 建立原始狀態(tài)圖時，應首先設立初始狀態(tài)，然后從初始狀態(tài)出發(fā)考慮在各種輸入作用下的狀態(tài)轉(zhuǎn)移和輸出響應。 三. 根據(jù)需要記憶的信息增加新的狀態(tài) 同步時序電路中狀態(tài)數(shù)目的多少取決于需要記憶和區(qū)分的信息量。 一般來說，若在某個狀態(tài)下出現(xiàn)的輸入信號能用已有狀態(tài)表示，則應轉(zhuǎn)向已有狀態(tài)。僅當某個狀態(tài)下出現(xiàn)的輸入信號不能用已有狀態(tài)表示時，才令其轉(zhuǎn)向新的狀態(tài)。第五章 同步時序邏輯電路 四確定各時刻電路的輸出 時序邏輯電路的功能是通過輸出對輸入的響應來體現(xiàn)的

24、。 在建立原始狀態(tài)圖時，必須確定各時刻的輸出值。在Moore型電路中，應指明每種狀態(tài)下對應的輸出；在Mealy型電路中應指明從每一個狀態(tài)出發(fā)，在不同輸入作用下的輸出值。 注意： 在描述一個邏輯問題的原始狀態(tài)圖和原始狀態(tài)表中，狀態(tài)數(shù)目不一定能達到最少，這一點無關(guān)緊要，因為可以對它再進行狀態(tài)化簡。設計者應把清晰、正確地描述設計要求放在第一位 。第五章 同步時序邏輯電路 如果對于所設立的每一個狀態(tài)，在不同輸入取值下都有確定的次態(tài)和輸出。則將這類狀態(tài)圖和狀態(tài)表稱為完全確定狀態(tài)圖和狀態(tài)表，由它們所描述的電路稱為完全確定電路。 實際應用中，根據(jù)某些設計要求建立的原始狀態(tài)圖和原始狀態(tài)表中往往存在不確定的次態(tài)

25、或輸出，即某些狀態(tài)在某些輸入取值下的次態(tài)或輸出是隨意的。這種狀態(tài)圖和狀態(tài)表被稱為不完全確定狀態(tài)圖和狀態(tài)表，所描述的電路稱為不完全確定電路。第五章 同步時序邏輯電路 例1 設計一個模5可逆計數(shù)器，該電路有一個輸入x和一個輸出Z。輸入x為加、減控制信號。當x=0時，計數(shù)器在時鐘脈沖作用下進行加1計數(shù)；當x=1時，計數(shù)器在時鐘脈沖作用下進行減1計數(shù)。輸出Z為進位或借位信號。 試建立該計數(shù)器的Mealy型原始狀態(tài)圖和狀態(tài)表。 解 該問題已指定電路模型為Mealy型，且輸入和狀態(tài)、輸出之間的關(guān)系也非常清楚，所以狀態(tài)圖的建立很容易。第五章 同步時序邏輯電路 假設模5計數(shù)器的5個狀態(tài)分別用0、1、2、3、4

26、表示，其中0為初始狀態(tài)。根據(jù)題意可作出原始狀態(tài)圖和原始狀態(tài)表如下。第五章 同步時序邏輯電路現(xiàn)態(tài) 次態(tài)/輸出 X=0X=1 0 1 2 3 4 1/0 2/0 3/0 4/0 0/1 4/1 0/0 1/0 2/0 3/0原始狀態(tài)表 例2 某序列檢測器有一個輸入端x和一個輸出端Z。輸入端 x 輸入一串隨機的二進制代碼，當輸入序列中出現(xiàn)“011”時，輸出Z產(chǎn)生一個1輸出，平時Z輸出0。典型輸入、輸出序列如下。 輸入x: 1 0 1 0 1 1 1 0 0 1 1 0 輸出Z: 0 0 0 0 0 1 0 0 0 0 1 0 試作出該序列檢測器的原始狀態(tài)圖和原始狀態(tài)表。 解 1.假定用Mealy型同

27、步時序邏輯電路實現(xiàn)該序列檢測器的邏輯功能。 設: 狀態(tài)A-電路的初始狀態(tài)； 狀態(tài)B-表示收到了序列“011”中的第一個信號“0”； 狀態(tài)C-表示收到了序列“011”中的前面兩位“01” ； 狀態(tài)D-表示收到了序列“011”。第五章 同步時序邏輯電路 該序列檢測器Mealy型狀態(tài)圖的構(gòu)造過程如下。相應的原始狀態(tài)表如右下表所示。 演示動畫第五章 同步時序邏輯電路現(xiàn)態(tài)次態(tài)/輸出x=0 x=1ABCDB/0B/0B/0B/0A/0C/0D/1A/0 從上述過程可知，一個序列檢測器所需要的狀態(tài)數(shù)與要識別的序列長度相關(guān)，序列越長，需要記憶的代碼位數(shù)越多，狀態(tài)數(shù)也就越多。 2假定用Moore型同步時序邏輯電

28、路實現(xiàn)該序列檢測器的邏輯功能. 由于電路輸出完全取決于狀態(tài) ，而與輸入無直接聯(lián)系。在作狀態(tài)圖時，應將輸出標記在代表各狀態(tài)的圓圈內(nèi)。 設電路初始狀態(tài)為A，并用狀態(tài)B、C、D分別表示收到了輸入x送來的0、01、011。顯然，根據(jù)題意，僅當處于狀態(tài)D時電路輸出為1，其他狀態(tài)下輸出均為0。第五章 同步時序邏輯電路構(gòu)造Moore型原始狀態(tài)圖的過程如下：相應的原始狀態(tài)表如下表所示。第五章 同步時序邏輯電路現(xiàn)態(tài)次態(tài)/輸出輸出x=0 x=1ABCDBBBBACDA0001 例3 設計一個代碼檢測器，用于檢測串行輸入的8421碼，其輸入的順序是先低位后高位，當出現(xiàn)非法數(shù)字(即輸入1010，1011，1100，1

29、101，1110，1111)時，電路的輸出為1。試作出該時序電路的Mealy模型狀態(tài)圖和狀態(tài)表。 解 根據(jù)題意，電路有一個輸入和一個輸出。設輸入為x，輸出為Z。由于輸入的8421碼是先低位后高位，因此，判斷輸入是否為非法數(shù)字時，應從低位到高位查看各位輸入值。第五章 同步時序邏輯電路代碼檢測器xZcp與序列檢測器有何區(qū)別？設： 狀態(tài)A-起始狀態(tài)；狀態(tài)B和C-表示最低一位代碼的兩種不同取值0和1；狀態(tài)D，E，F(xiàn)，G-表示低兩位的碼的四種不同取值0011；狀態(tài)H，I，J，K，L，M，N，P-表示低三位代碼的八種取值000111。 當x輸入的第四位代碼到來時，即可對輸入代碼進行判斷，若出現(xiàn)非法數(shù)字，電

30、路的輸出為1，否則為0，并返回到起始狀態(tài)A。第五章 同步時序邏輯電路根據(jù)以上分析假設，可以得到下圖所示的原始狀態(tài)圖。 注意：當4位代碼檢測完后，應轉(zhuǎn)向初始狀態(tài)A，以便檢查下一組代碼。 flash/5-20.swf第五章 同步時序邏輯電路 由原始狀態(tài)圖轉(zhuǎn)換后的原始狀態(tài)表如下表所示。 思考: 1.代碼檢測器與序列檢測器的主要區(qū)別是什嗎？ 2. 若將該代碼檢測器設計成Moore型同步時序電路,該如何建立原始狀態(tài)圖？需增加幾個狀態(tài)？第五章 同步時序邏輯電路 若將該代碼檢測器設計成Moore型同步時序電路，則電路輸出只與狀態(tài)相關(guān)。令： 狀態(tài)A-初始狀態(tài)； 狀態(tài)B和C-表示代碼最低位的取值0和1； 狀態(tài)D

31、、E、F、G-分別表示代碼低二位的4種取值組合0011； 狀態(tài)H、I、J、K、L、M、N、P-分別表示低三位的8種取值組合00 0111； 狀態(tài)X-表示4位代碼中的10種合法碼； 狀態(tài)Y-表示4位代碼中的6種非法碼。顯然，電路僅當處于狀態(tài)Y時輸出為1，其他狀態(tài)下均輸出0。第五章 同步時序邏輯電路 原始狀態(tài)圖如下圖所示，原始狀態(tài)表略。從該例可以看出，實現(xiàn)同一邏輯功能的Moore型電路比Mealy型電路需要的狀態(tài)數(shù)多。思考： 1.該Moore型狀態(tài)圖在Mealy狀態(tài)圖的基礎上增加了兩個狀態(tài)，請問是否能只增加一個狀態(tài)？ 2.該Moore型狀態(tài)圖中，從狀態(tài)X、Y出發(fā)輸入0或1時，為什么不轉(zhuǎn)向初始狀態(tài)A

32、?第五章 同步時序邏輯電路 上述各例所建立的原始狀態(tài)圖和原始狀態(tài)表中，對于所設立的每一個狀態(tài)，在不同輸入取值下都有確定的次態(tài)和輸出。通常將這類狀態(tài)圖和狀態(tài)表稱為完全確定狀態(tài)圖和狀態(tài)表，由它們所描述的電路稱為完全確定電路。 實際應用中，根據(jù)某些設計要求建立的原始狀態(tài)圖和原始狀態(tài)表中往往存在不確定的次態(tài)或輸出，即某些狀態(tài)在某些輸入取值下的次態(tài)或輸出是隨意的。這種狀態(tài)圖和狀態(tài)表被稱為不完全確定狀態(tài)圖和狀態(tài)表，所描述的電路稱為不完全確定電路。第五章 同步時序邏輯電路 例4 設計一個用于引爆控制的同步時序電路，該電路有一個輸入端 x 和一個輸出端Z。平時輸入 x 始終為0，一旦需要引爆，則從 x 連續(xù)輸

33、入4個1 信號(不被0間斷)，電路收到第四個1后在輸出端 Z 產(chǎn)生一個1信號點火引爆，該電路連同引爆裝置一起被炸毀。試建立該電路的Mealy型狀態(tài)圖和狀態(tài)表。 （該問題的實際意義？-施工的安全性！） 解 該電路實際上是一個用于特殊場所的“1111”序列檢測器。它與一般序列檢測器有兩點不同： 1. 輸入帶有約束條件，即一旦輸入出現(xiàn)1，則一定是不被0間斷的連續(xù)4個1； 2. 收到4個1后，輸出產(chǎn)生的引爆信號使電路自毀，故此時不再存在次態(tài)問題。第五章 同步時序邏輯電路 設：狀態(tài)A-電路初始狀態(tài)； 狀態(tài)B-表示收到了第一個1輸入； 狀態(tài)C-表示收到了連續(xù)2個1輸 入； 狀態(tài)D-表示收到了連續(xù)3個1輸入

34、。 根據(jù)題意，可得到該電路的Mealy型原始狀態(tài)圖和原始狀態(tài)表如下。圖、表中用“d”表示不確定次態(tài)或不確定輸出。演示動畫第五章 同步時序邏輯電路 注意: 在時序電路設計中，利用不完全確定狀態(tài)表中不確定次態(tài)和不確定輸出的隨意性，通常可使 設計方案變得更簡單。這一點類似包含無關(guān)最小項的組合電路設計，只不過在處理上要復雜一些。第五章 同步時序邏輯電路5.3.2 狀態(tài)化簡 什么叫狀態(tài)化簡？ 指采用某種化簡技術(shù)從原始狀態(tài)表中消去多余狀態(tài)，得到一個描述給定的邏輯功能的包含狀態(tài)數(shù)目達到最少的狀態(tài)表，通常稱為最小化狀態(tài)表。 目的：簡化電路結(jié)構(gòu)。狀態(tài)數(shù)目的多少直接決定電路中所需觸發(fā)器數(shù)目的多少。設狀態(tài)數(shù)目為n,

35、所需觸發(fā)器數(shù)目為m,則應滿足如下關(guān)系： 2m n 2 m-1 為了降低電路的復雜性和電路成本，應盡可能狀態(tài)表中包含的狀態(tài)數(shù)達到最少。 方法：常用方法有觀察法、輸出分類法、隱含表法等。下面討論最常用的一種方法-隱含表法。第五章 同步時序邏輯電路 化簡完全給定原始狀態(tài)表和不完全給定原始狀態(tài)表引用了不同的概念，并且處理過程有所不同。一. 完全確定狀態(tài)表的化簡1幾個概念(1) 等效狀態(tài) 定義 設狀態(tài)Si和Sj是完全確定狀態(tài)表中的兩個狀態(tài)，若對于所有可能的輸入序列，分別從狀態(tài)Si和狀態(tài)Sj出發(fā)，所得到的輸出響應序列完全相同，則狀態(tài)Si和Sj是等效的，記作(Si，Sj)，又稱狀態(tài)Si和Sj 為等效對。請注

36、意掌握三點：定義、判斷方法和性質(zhì)。第五章 同步時序邏輯電路 判斷方法 若狀態(tài)Si和Sj 是完全確定的原始狀態(tài)表中的兩個現(xiàn)態(tài)，則Si和Sj 等效的條件為在一位輸入的各種取值組合下滿足兩條： 第一，輸出相同； 第二，次態(tài)屬于下列情況之一： a. 次態(tài)相同； b. 次態(tài)交錯或為各自的現(xiàn)態(tài)； c. 次態(tài)循環(huán)或為等效對。現(xiàn)態(tài) 次態(tài)/輸出 X=0 X=1 A B C D C/1D/1A/0 B/0 B/0B/0 D/0C/0第五章 同步時序邏輯電路ABCD 交錯？ 例如，在右表中當X=0時，現(xiàn)態(tài)A、B的次態(tài)相同，現(xiàn)態(tài)C、D的次態(tài)交錯； 循環(huán)？當X=1時，現(xiàn)態(tài)A、B的次態(tài)為C、D,而現(xiàn)態(tài)C、D的次態(tài)為A、B

37、，構(gòu)成次態(tài)循環(huán)，即 性質(zhì) 等效狀態(tài)具有傳遞性。即假若S1和S2等效，S2和S3等效，那么，一定有S1和S3等效。記作 (S1，S2)，(S2，S3 ) (S1，S3) (2) 等效類 等效類：由若干彼此等效的狀態(tài)構(gòu)成的集合。在同一個等效類中的任意兩個狀態(tài)都是等效的。 例如，由(S1，S2)和(S2，S3)可以推出(S1，S3)，進而可知S1、S2、S3屬于同一等效類，記作 S1，S2，S3，即 (S1，S2) ， (S2，S3) S1，S2，S3 等效類是一個廣義的概念，兩個狀態(tài)或多個狀態(tài)均可以組成一個等效類，甚至一個狀態(tài)也可以稱為等效類，因為任何狀態(tài)和它自身必然是等效的。第五章 同步時序邏輯

38、電路 (3) 最大等效類 所謂最大等效類，是指不被任何別的等效類所包含的等效類。 注意：這里所指的最大，并不是指包含的狀態(tài)最多，而是指它的獨立性，即使是一個狀態(tài)，只要它不被包含在別的等效類中，也是最大等效類。即：如果一個等效類不是任何其他等效類的子集， 則該等效類稱為最大等效類。 完全給定原始狀態(tài)表的化簡過程，就是尋找出表中的所有最大等效類，然后將每個最大等效類中的狀態(tài)合并為一個新的狀態(tài)，從而得到最小化狀態(tài)表。 簡化后的狀態(tài)數(shù)等于最大等效類的個數(shù)！第五章 同步時序邏輯電路2狀態(tài)化簡(1) 隱含表化簡法的一般步驟 作隱含表 隱含表是一個直角三角形階梯網(wǎng)格，橫向和縱向的網(wǎng)格數(shù)等于原始狀態(tài)表中的狀態(tài)

39、數(shù)n減1。表的橫向從左到右依次標上原始狀態(tài)表中的前n-1個狀態(tài)，縱向自上到下依次標上原始狀態(tài)表中的后n-1個狀態(tài)。表中每個方格代表一個狀態(tài)對。第五章 同步時序邏輯電路 順序比較：按照隱含表中從上至下、從左至右的順序，對照原始狀態(tài)表依次對所有“狀態(tài)對”進行逐一檢查和比較，并將檢查結(jié)果標注在隱含表中的相應方格內(nèi)。 比較結(jié)果標注如下： 等效 -在相應方格內(nèi)填上“”； 不等效- 在相應方格內(nèi)填上“”； 與其他狀態(tài)對相關(guān)- 在相應方格內(nèi)填上相關(guān)的狀態(tài)對。 關(guān)聯(lián)比較：指對那些在順序比較時尚未確定是否等效的狀態(tài)對作進一步檢查。直到判別出狀態(tài)對等效或不等效為止。 尋找等效對 利用隱含表尋找 “等效對”一般需要

40、進行兩輪比較，首先進行順序比較，然后進行關(guān)聯(lián)比較。第五章 同步時序邏輯電路 求出最大等效類 在找出所有等效對之后，可利用等效狀態(tài)的傳遞性，求出各最大等效類。確定各最大等效類時應注意兩點： 各最大等效類之間不應出現(xiàn)相同狀態(tài)； 原始狀態(tài)表中的每一個狀態(tài)必須屬于某一個最大等效類，否則，化簡后的狀態(tài)表不能描述原始狀態(tài)表的功能。 狀態(tài)合并，作出最小化狀態(tài)表 將每個最大等效類中的全部狀態(tài)合并為一個狀態(tài)，即可得到和原始狀態(tài)表等價的最小化狀態(tài)表。第五章 同步時序邏輯電路 為什么？(2) 化簡舉例例 化簡下表所示原始狀態(tài)表。解 作隱含表 給定原始狀態(tài)表具有7個狀態(tài)，根據(jù)畫隱含表的規(guī)則，可畫出隱含表框架如下。 演

41、示動畫第五章 同步時序邏輯電路 尋找等效對 根據(jù)等效狀態(tài)的判斷標準，依次檢查每個狀態(tài)對，可得到順序比較結(jié)果如圖 (a)所示。 關(guān)聯(lián)比較的結(jié)果如圖 (b)所示。 圖(a) 圖(b)第五章 同步時序邏輯電路 圖中，由狀態(tài)C和F等效，可判斷出狀態(tài)A和B等效。檢查狀態(tài)A、E的次態(tài)對時，出現(xiàn)如下所示關(guān)系： AE BE CF 已知狀態(tài)C和F等效，狀態(tài)BE與狀態(tài)AE構(gòu)成循環(huán)，故狀態(tài)A和E是等效狀態(tài)對，B和E也是等效狀態(tài)對。 狀態(tài)D、G對應的方格中含有CD和DE，因狀態(tài)CD不等效，故狀態(tài)D和G不等效，故在對應的方格中加記號“/”。 由判斷結(jié)果可知，原始狀態(tài)表中的7個狀態(tài)共有四個等效對：(A，B)，(A，E)，

42、 (B，E)，(C，F(xiàn))。第五章 同步時序邏輯電路 狀態(tài)合并，作出最小化狀態(tài)表 令 A,B,E-a、C,F-b、D-c、G-d，并代入原始狀態(tài)表中，即可得到化簡后的狀態(tài)表如下邊右表所示。 求出最大等效類 由所得到的等效對和最大等效類的定義可知，原始狀態(tài)表中的7個狀態(tài)共構(gòu)成A,B,E,C,F,D,G四個最大等效類。第五章 同步時序邏輯電路二. 不完全確定狀態(tài)表的化簡 化簡不完全確定原始狀態(tài)表時，將引入一個新的概念相容狀態(tài)。1相容狀態(tài)和相容類 定義 假定狀態(tài)Si 和Sj 是不完全確定狀態(tài)表中的兩個狀態(tài)，若對于所有的有效輸入序列，分別從狀態(tài)Si和Sj出發(fā)，所得到的確定輸出響應序列是完全相同的，則狀態(tài)

43、Si和Sj是相容的，又稱為相容對，記作(Si，Sj )。 有效輸入序列：若從狀態(tài)S出發(fā)，某輸入序列作用下所得到的狀態(tài)響應序列除最后一個次態(tài)外，其他次態(tài)都是確定的，則該輸入序列對狀態(tài)S是有效的。第五章 同步時序邏輯電路（1）相容狀態(tài) 例如，對如下狀態(tài)表中的狀態(tài)A而言，序列000011、01111是有效的，而序列011010、11001是無效的。第五章 同步時序邏輯電路 為什么？ 相容狀態(tài)的判斷 假定狀態(tài)Si 和Sj是不完全確定狀態(tài)表中的兩個現(xiàn)態(tài)，狀態(tài)Si 和Sj 相容的條件為在一位輸入的各種取值組合下滿足如下兩條。 第一，輸出相同，或者其中的一個(或兩個)輸出不確定。 第二，次態(tài)屬于下列情況之一

44、： a .次態(tài)相同； b. 次態(tài)交錯或為各自的現(xiàn)態(tài)； c. 次態(tài)循環(huán)或為相容對； d. 其中的一個(或兩個)為不確定狀態(tài)。第五章 同步時序邏輯電路 注意! 相容狀態(tài)不具備傳遞性！這是因為判斷兩個狀態(tài)是否相容時，對于不給定的輸出和不給定的次態(tài)可以隨意指定的緣故。例如，在下表中，有狀態(tài)A、B 相容，狀態(tài)B、C 相容，但狀態(tài)A、C不相容。現(xiàn)態(tài) 次態(tài) / 輸出 X=0 X=1 A B C D C/1d/dC/0 B/0 B/0A/0 A/0d/d第五章 同步時序邏輯電路 (2) 相容類 相容類是由彼此相容的狀態(tài)構(gòu)成的集合。處于同一相容類中的所有狀態(tài)之間都是兩兩相容的。 例如，若有相容對(S1,S2)、

45、(S2,S3)和(S1,S3)，則可構(gòu)成相容類S1,S2,S3。 (3) 最大相容類 若一個相容類不是任何其他相容類的子集，則該相容類稱為最大相容類。 注意：由于相容狀態(tài)無傳遞性，所以，同一原始狀態(tài)表的各最大相容類之間可能存在相同狀態(tài)，即同一狀態(tài)可能出現(xiàn)在不同的最大相容類中。第五章 同步時序邏輯電路2.不完全確定狀態(tài)表的化簡(1) 化簡步驟 作隱含表，尋找相容狀態(tài)對 利用隱含表尋找相容對的過程與化簡完全確定狀態(tài)表時尋找等效對的過程是相同的，僅僅是狀態(tài)相容與狀態(tài)等效的判斷有所不同而已。第五章 同步時序邏輯電路 利用狀態(tài)合并圖，求出最大相容類 狀態(tài)合并圖：是求最大相容類工具。它將狀態(tài)表的所有狀態(tài)以

46、“點”的形式均勻地繪在圓周上，然后把所有相容對用線段連接起來。若某些頂點任意兩點之間都有連線，則這些頂點狀態(tài)的集合構(gòu)成一個最大相容類。 圖（a）、（b）、（c）分別表示包含3個、4個和5個狀態(tài)的最大相容類狀態(tài)合并圖。第五章 同步時序邏輯電路 利用閉覆蓋表，求最小閉覆蓋 最小閉覆蓋 ：是從最大相容類(或相容類)中選出一個相容類的集合，該相容類集合滿足以下3個條件： a. 覆蓋-即所選相容類集合應包含原始狀態(tài)表的全部狀 態(tài)。 b. 最小-即所選相容類集合中相容類個數(shù)應最少。 c. 閉合-即所選相容類集合中的任一相容類，在原始狀 態(tài)表中任一輸入條件下產(chǎn)生的次態(tài)組合應該屬 于該集合中的某一個相容類。化

47、簡不完全確定狀態(tài)表的關(guān)鍵是尋找一個最小閉覆蓋。第五章 同步時序邏輯電路 為什么？ 閉覆蓋表：閉覆蓋表反映相容類集合對狀態(tài)的覆蓋情況和相容類的閉合關(guān)系。 表的左邊自上而下列出所選相容類，表的中間覆蓋欄列出各相容類對原始狀態(tài)表中狀態(tài)的覆蓋情況，表的右邊閉合欄列出各相容類在一位輸入各種取值組合下的次態(tài)組合。 注意：相容類包括最大相容類和它們的子集。 狀態(tài)合并，作出最小化狀態(tài)表 將最小閉覆蓋中的每個相容類用一個新的狀態(tài)符號表示，再將其代入原始狀態(tài)表中，即可得到與原始狀態(tài)表功能相同的最小化狀態(tài)表。第五章 同步時序邏輯電路(2) 化簡舉例 解 原始狀態(tài)表中存在不確定的次態(tài)和輸出，屬于不完全確定狀態(tài)表。 例

48、 化簡原始狀態(tài)表。 現(xiàn)態(tài) 次態(tài)/輸出 x=0 x=1 A A/d d/d B C/1 B/0 C D/0 d/1 D d/d B/d E A/0 C/1第五章 同步時序邏輯電路 作隱含表，尋找相容狀態(tài)對 利用隱含表，根據(jù)相容狀態(tài)的判斷標準對各狀態(tài)對進行順序比較和關(guān)聯(lián)比較后的結(jié)果如右下圖所示。 現(xiàn)態(tài) 次態(tài)/輸出 x=0 x=1 A A/d d/d B C/1 B/0 C D/0 d/1 D d/d B/d E A/0 C/1 由隱含表可知，該狀態(tài)表中的相容狀態(tài)對有：(A,B)、(A,C)、(A,D)、(A，E)、(B，D)、(C，D)、(C，E)。第五章 同步時序邏輯電路 作狀態(tài)合并圖，找出最大

49、相容類 根據(jù)相容狀態(tài)對(A,B)、(A,C)、(A,D)、(A，E)、(B，D)、(C，D)、(C，E)。可作出狀態(tài)合并圖如下圖所示。 從狀態(tài)合并圖得到最大相容類為A,B,D、A,C,D、A,C,E。第五章 同步時序邏輯電路 作閉覆蓋表，求最小閉覆蓋 由3個最大相容類，可作出其閉覆蓋表如下表所示。 由閉覆蓋表和選擇最小閉覆蓋的3個條件可知，該例的最小閉覆蓋可由最大相容類A,B,D和A,C,E組成。 思考：若閉覆蓋表中A,B,D在X=1時的次態(tài)組合為CD, 最小閉覆蓋由最大相容類A,B,D和A,C,E組成行嗎？為什么？相容類 覆 蓋 閉 合 A B C D E X=0 X=1 ABD AC B

50、ACD AD B ACE AD C第五章 同步時序邏輯電路 現(xiàn)態(tài) 次態(tài)/輸出 x=0 x=1 A A/d d/d B C/1 B/0 C D/0 d/1 D d/d B/d E A/0 C/1 狀態(tài)合并，作出最小化狀態(tài)表 令：相容類A,B,D 狀態(tài)a，相容類A,C,E 狀態(tài)b，將其代入原始狀態(tài)表中，可得到最小化狀態(tài)表如右下表所示。第五章 同步時序邏輯電路原始狀態(tài)表 現(xiàn)態(tài) 次態(tài)/輸出 x=0 x=1 A A /d d/d B C/1 B/0 C D/0 d/1 D d/d B/d E A/0 C/1最小化狀態(tài)表 現(xiàn)態(tài) 次態(tài)/輸出 x=0 x=1 a b/1 a/0 b a/0 b/1 構(gòu)成最小閉

51、覆蓋的相容類并不一定是最大相容類。 在某些情況下，如果僅僅從最大相容類中去選擇最小閉覆蓋，則合并后的狀態(tài)表不一定是最簡的。而如果在滿足覆蓋的前提下，在最大相容類和非最大相容類之間作恰當?shù)倪x擇，卻能得到最簡的狀態(tài)表。 注 意： 狀態(tài)合并時，若存在確定的次態(tài)和不確定的次態(tài)，則應取確定的次態(tài)；若存在確定的輸出和不確定的輸出，則應取確定的輸出值。 例如，原始狀態(tài)表中的狀態(tài)A、B、D在輸入x=0時的輸出有1和d兩種，合并后的狀態(tài)a在x=0時的輸出應為1。第五章 同步時序邏輯電路看一個例子！ 為什么？ 解 該原始狀態(tài)表中存在不確定的次態(tài)和輸出，屬于不完全確定狀態(tài)表。例2 化簡如下原始狀態(tài)表。 現(xiàn)態(tài) 次態(tài)/

52、輸出 x=0 x=1 A D/d A/d B E/0 A/d C D/0 B/d D C/d C/d E d/1 B/d第五章 同步時序邏輯電路第五章 同步時序邏輯電路 從狀態(tài)合并圖得到最大相容類為A,B,C、A,C,D、A,D,E。 現(xiàn)態(tài) 次態(tài)/輸出 x=0 x=1 A D/d A/d B E/0 A/d C D/0 B/d D C/d C/d E d/1 B/d第五章 同步時序邏輯電路 由3個最大相容類，可作出其閉覆蓋表如下表所示。 由閉覆蓋表和選擇最小閉覆蓋的3個條件可知，該例的最小閉覆蓋可由最大相容類A,B,C、A,C,D和A,D,E。相容類 覆 蓋 閉 合 A B C D E X=0

53、 X=1 ABC DE AB ACD CDABC ADE CDABC 現(xiàn)態(tài) 次態(tài)/輸出 x=0 x=1 A D/d A/d B E/0 A/d C D/0 B/d D C/d C/d E d/1 B/d第五章 同步時序邏輯電路 如果不從最大相容類中選最小閉覆蓋，而是選最大相容類A,B,C和相容類D,E，可作出其閉覆蓋表如下表所示。 由閉覆蓋表和選擇最小閉覆蓋的3個條件可知，該例的最小閉覆蓋可由最大相容類A,B,C 和D,E組成。 顯然，這樣更簡單！相容類 覆 蓋 閉 合 A B C D E X=0 X=1 ABC DE AB DE C BC 現(xiàn)態(tài) 次態(tài)/輸出 x=0 x=1 A D/d A/d

54、 B E/0 A/d C D/0 B/d D C/d C/d E d/1 B/d5.3.3 狀態(tài)編碼 狀態(tài)編碼：是指給最小化狀態(tài)表中用字母或數(shù)字表示的狀態(tài)，指定一個二進制代碼，形成二進制狀態(tài)表。狀態(tài)編碼也稱狀態(tài)分配，或者狀態(tài)賦值。 狀態(tài)編碼的任務是： 確定狀態(tài)編碼的長度(即二進制代碼的位數(shù)，或者說所需觸發(fā)器個數(shù))； 尋找一種最佳的或接近最佳的狀態(tài)分配方案。以便使所設計的時序電路最簡單。第五章 同步時序邏輯電路一確定二進制代碼的位數(shù) 設最小化狀態(tài)表的狀態(tài)數(shù)為N ，狀態(tài)編碼的長度為m,則狀態(tài)數(shù)N與狀態(tài)編碼長度m的關(guān)系為2m N 2m-1 例如，若某狀態(tài)表的狀態(tài)數(shù)N = 7，則狀態(tài)分配時，二進制代碼

55、的位數(shù)應為 m = 3。或者說狀態(tài)變量個數(shù)為3。二確定狀態(tài)分配方案 狀態(tài)與代碼之間的對應關(guān)系可以有許多種。一般說來，用m 位二進制代碼的2m種組合來對N個狀態(tài)進行分配時，可能出現(xiàn)的狀態(tài)分配方案數(shù)Ks為 例如，當 N = 4, m = 2 時，K S = 24。第五章 同步時序邏輯電路 隨著狀態(tài)數(shù)目的增加，分配方案的數(shù)目急劇增加。如何從眾多的分配方案中尋找出一種最佳方案? 在實際工作中，工程技術(shù)人員通常按照一定的原則、憑借設計的經(jīng)驗去尋找相對最佳的編碼方案。一種常用方法稱為相鄰分配法。 相鄰分配法的基本思想：在選擇狀態(tài)編碼時，盡可能使激勵函數(shù)和輸出函數(shù)在卡諾圖上的“1” 方格處在相鄰位置，從而有

56、利于激勵函數(shù)和輸出函數(shù)的化簡。第五章 同步時序邏輯電路 相鄰分配法的狀態(tài)編碼原則如下： 次態(tài)相同，現(xiàn)態(tài)相鄰。(即在相同輸入條件下，具有相同次態(tài)的現(xiàn)態(tài)應盡可能分配相鄰的二進制代碼；) 同一現(xiàn)態(tài)，次態(tài)相鄰。(即在相鄰輸入條件下，同一現(xiàn)態(tài)的次態(tài)應盡可能分配相鄰的二進制代碼；) 輸出相同，現(xiàn)態(tài)相鄰。(即在每一種輸入取值下均具有相同輸出的現(xiàn)態(tài)應盡可能分配相鄰的二進制代碼。) 某些狀態(tài)表常常出現(xiàn)不能同時滿足3條原則的情況。此時，可按從至的優(yōu)先順序考慮。 此外，從電路實際工作狀態(tài)考慮，一般將初始狀態(tài)分配“0”狀態(tài).第五章 同步時序邏輯電路 為什么？三舉例例 對如下狀態(tài)表進行狀態(tài)編碼（設A為初始狀態(tài)）。 現(xiàn)態(tài)

57、 次態(tài)/輸出 x=0 x=1 A C/1 B/0 B A/0 A/1 C A/1 D/1 D D/1 C/0 解 所示狀態(tài)表中，狀態(tài)數(shù)N = 4，故狀態(tài)編碼的長度應為 m = 2。即實現(xiàn)該狀態(tài)表的功能需要兩個觸發(fā)器。第五章 同步時序邏輯電路 根據(jù)相鄰法的編碼原則，4個狀態(tài)的相鄰關(guān)系如下： 根據(jù)原則，狀態(tài)B和C應分配相鄰的二進制代碼； 根據(jù)原則，狀態(tài)B和C、A和D、C和D應分配相鄰的二進制代碼； 根據(jù)原則，狀態(tài)A和D應分配相鄰的二進制代碼。 綜合可知，狀態(tài)分配時要求滿足B和C、A和D、C和D相鄰。 在進行狀態(tài)分配時，為了使狀態(tài)之間的相鄰關(guān)系一目了然，通常將卡諾圖作為狀態(tài)分配的工具。 假定狀態(tài)變量

58、用y2y1表示，并將A分配“0”，一種滿足上述相鄰關(guān)系的分配方案如右圖所示。即狀態(tài)A、B、C、D的狀態(tài)編碼依次為y2y1的取值00、01、11、10。 現(xiàn)態(tài) 次態(tài)/輸出 x=0 x=1 A C/1 B/0 B A/0 A/1 C A/1 D/1 D D/1 C/0第五章 同步時序邏輯電路 將狀態(tài)表中的狀態(tài)A、B、C、D分別用編碼00、01、11、10代替，即可得到該狀態(tài)表的二進制狀態(tài)表如右下表所示。 注意：滿足分配原則的方案通常可以有多種，設計者可從中任選一種。現(xiàn)態(tài) y2y1次態(tài)y2n+1y1n+1/輸出 x=0 x=1 00 11/0 01/0 01 00/0 00/1 11 00/1 10

59、/1 10 10/0 11/0 現(xiàn)態(tài) 次態(tài)/輸出 x=0 x=1 A C/1 B/0 B A/0 A/1 C A/1 D/1 D D/1 C/0第五章 同步時序邏輯電路5.3.4 確定激勵函數(shù)和輸出函數(shù)并畫出邏輯電路圖 任務：根據(jù)二進制狀態(tài)表和所選觸發(fā)器的激勵表，求出觸發(fā)器的激勵函數(shù)表達式和電路的輸出函數(shù)表達式，并化簡。以便用適當?shù)倪壿嬮T和所選定的觸發(fā)器構(gòu)成實現(xiàn)給定邏輯功能的邏輯電路。 觸發(fā)器的激勵表：激勵表反應了觸發(fā)器從現(xiàn)態(tài)轉(zhuǎn)移到某種次態(tài)時，對輸入條件的要求。它把觸發(fā)器的現(xiàn)態(tài)和次態(tài)作為自變量，而把觸發(fā)器的輸入(或激勵)作為因變量。第五章 同步時序邏輯電路 四種時鐘控制觸發(fā)器的激勵表如下：第五

60、章 同步時序邏輯電路R-S 觸發(fā)器激勵表QQn+1R S 0 00 11 01 1d 00 11 00 dD觸發(fā)器激勵表QQn+1D0 00 11 01 10101J-K 觸發(fā)器激勵表QQn+1J K 0 00 11 01 10 d1 dd 1d 0T觸發(fā)器激勵表QQn+1T0 00 11 01 10110 根據(jù)二進制狀態(tài)表和觸發(fā)器激勵表，求激勵函數(shù)和輸出函數(shù)的最簡表達式一般分為兩步： 列出激勵函數(shù)和輸出函數(shù)真值表； 用卡諾圖化簡后寫出最簡表達式。 熟練時可直接根據(jù)作出激勵函數(shù)和輸出函數(shù)卡諾圖化簡。 例 用J-K觸發(fā)器和適當?shù)倪壿嬮T實現(xiàn)如下二進制狀態(tài)表的功能。現(xiàn)態(tài) y2y1次態(tài)y2n+1y1n