1、任務1觸發器電路一、實驗目的 1、掌握D觸發器、JK觸發器等基本觸發電路的原理與設計 2、掌握時序電路的分析與設計的方法 3、學習VHDL語言中構造體的不同描述方式的異同二、實驗內容 1、編寫VHDL語言源程序，實現D觸發器、JK觸發器等基本觸發電路 2、擴展任務：設計其他如RS觸發器，并分析它們相互轉化的方法 3、通過模擬和仿真，分析和驗證各種出發器的邏輯功能及其觸發方式三、實驗要求 1、列寫D觸發器、JK觸發器的真值表 2、編寫實現D觸發器、JK觸發器功能的VHDL語言程序 3、利用實驗裝置驗證程序正確性，分析觸發的方式 4、寫出完整的實驗報告(包括上述圖表和程序等)四、實驗原理說明 1、

2、正邊沿觸發的D觸發器的電路符號如圖2-4所示。從輸入輸出引腳而言，它有一個數據輸入端d，一個時鐘輸入端clk和一個數據輸出端q。D觸發器的真值表如表2-2所示。從表中可以看出：D觸發器的輸出端只有在正邊沿脈沖過后，輸入端d的數據才可以被傳遞到輸出端q。 表1D觸發器真值表數據輸入端d時鐘輸入端clk數據輸出端qX0不變X1不變0-01-1 2、帶復位和置位功能的JK觸發器電路符號如圖2-5所示。JK觸發器的輸入端有置位輸s復位輸入clr，控制輸入j和k，時鐘輸入clk；輸出端有數據輸出q和反向輸出qb。JK觸發器的真值表如表2-3所示。 表2-3JK觸發器真值表輸入端輸出端stclrclkjk

3、Qqb01XXX1010XXX0100XXXXX11-010111 -11翻轉翻轉11-00保持保持11-1010110XX保持保持 編輯本段真值表定義表征邏輯事件輸入和輸出之間全部可能狀態的表格。 真值表列出命題公式真假值的表。通常以1表示真，0 表示假。命題公式的取值由組成命題公式的命題變元的取值和命題聯結詞決定，命題聯結詞的真值表給出了真假值的算法。 真值表是在邏輯中使用的一類數學表，用來確定一個表達式是否為真或有效。 (表達式可以是論證；就是說，表達式的合取，它的每個結合項(conjunct)都是最后要做的結論的一個前提。) 編輯本段真值表的發展 4個公式的真值表發明真值表是用來在弗雷

4、格、羅素等人開發的命題演算上工作的。它是在 真值表1917年年由維特根斯坦首次和1921年由 Emil Post 獨立發明的。維特根斯坦的邏輯哲學論使用它們把真值函數置于序列中。這個著作的廣泛影響導致了真值表的傳播。 真值表被用來計算真值泛函表達式的值(就是說是一個判定過程)。真值泛函表達式要么是原子(就是說是命題變量(或占位符)或命題函數 - 比如 Px)或建造自使用邏輯運算符(就是說 (AND)， (OR)，¬ (NOT) - 例如 Fx & Gx)的原子公式。 真值表中的列標題展示了 (i) 命題函數與/或變量，和 (ii) 建造自這些命題函數或變量和運算符的真值

5、泛函表達式。行展示對 (i) 和 (ii) 的 T 或 F 指派的每個可能的求值。換句話說，每行都是對 (i) 和 (ii) 的不同解釋。 編輯本段實例經典(就是說二值)邏輯的真值表限定于只有兩個真值是可能的布爾邏輯系統，它們 bcd碼編碼器的真值表是真或假，通常在表中簡單的表示為 T 和 F。 舉例：用真值表方法回答：丁的話是否成立？為什么？ 甲：只有小王不上場，小李才上場。 乙：如果小王上場，則小李上場。 丙：小王上場，當且僅當小李不上場。 丁：甲、乙、丙的話都不對 解答：列表： 真值表p q p<-q p->q p<->q 真 真 假 真 假 真 假 真 假 真

6、假 真 真 真 真 假 假 真 真 假 由表可知，丁的話不能成立，因為甲、乙、丙三人的話不可能同時為假。 分析：以往的真值表解題，大都是要求判定兩個判斷是否等值或是否矛盾。近來 74ls04引腳功能及真值表，一些真值表解題的要求有所改變，增加了試題考核的能力與難度層次。本例題就是一種類型。題目要求判定“丁的話是否成立”，實質上是要判定甲、乙、丙的話能否同假。 此類題目往往以自然語句出現，又規定了要用真值表方法解題，所以答題時的要領有以下幾個：一是把自然語句正確形式化，二是準確列出真值表，尤其是要小心求出判斷的真值，三是根據真值表作出判斷D觸發器真值表分析:1. D 觸發器真值表 Dn Qn+1

7、 0 0 1 1 2. 考慮 “ 清零 ” 和 “ 預置 ” 后的 D 觸發器真值表 清零 （CLR=1） 預置 （PR=1） 無預置（PR=0） 無清零（CLR=0） DT：=D*/CLR+PR 0 1 DC：=/D*/PR+CLR 1 0 3. D 觸發器的布爾方程： DT ： = D * /CLR + PR DC ： = /D * /PR + CLR JK觸發器1.JK 觸發器真值表 J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 /Q 2. 考慮 “ 清零 ” 和 “ 預置 ” 后的 JK 觸發器真值表 J K JKT 0 0 JKT 0 1 0 1 0 1 1 1 /

8、JKT 3.JK 觸發器的布爾方程：JKT ： = J * /JKT + /K * JKT JKC ： = /J * /JKC + K * JKC RS觸發器1. RS 觸發器真值表 R S Qn+1 0 0 1 0 1 0 1 0 Qn 1 1 X 2. 考慮 “ 清零 ” 和 “ 預置 ” 后的 RS 觸發器真值表 R S SRT 0 0 SRT 0 1 1 1 0 0 1 1 X 3. RS觸發器的布爾方程： SRT：= S + /R * SRTSRC：= R + /S * SRCT觸發器1. T觸發器真值表Tn Qn+1 0 Qn 1 /Qn 2.考慮“清零”和“預置”后的T觸發器真值

9、表T TT 0 TT 1 /TT 3.T觸發器的布爾方程：TT：= T * /TT + /T * TTTC：= T * /TC +/T * TCD觸發器原理圖和真值表以及波形圖分析日期:2008-01-15 來源:電子發燒友 作者: 字體：大 中 小 (投遞新聞) 邊沿D 觸發器: 負跳沿觸發的主從觸發器工作時，必須在正跳沿前加入輸入信號。如果在CP 高電平期間輸入端出現干擾信號，那么就有可能使觸發器的狀態出錯。而邊沿觸發器允許在CP 觸發沿來到前一瞬間加入輸入信號。這樣，輸入端受干擾的時間大大縮短，受干擾的可能性就降低了。邊沿D觸發器也稱為維持-阻塞邊沿D觸發器。 電路結構: 該觸發器由6個

10、與非門組成，其中G1和G2構成基本RS觸發器。 工作原理: SD 和RD 接至基本RS 觸發器的輸入端，它們分別是預置和清零端，低電平有效。當SD=0且RD=1時,不論輸入端D為何種狀態，都會使Q=1，Q=0，即觸發器置1；當SD=1且RD=0時，觸發器的狀態為0,SD和RD通常又稱為直接置1和置0端。我們設它們均已加入了高電平，不影響電路的工作。工作過程如下： 1.CP=0時，與非門G3和G4封鎖，其輸出Q3=Q4=1，觸發器的狀態不變。同時，由于Q3至Q5和Q4至Q6的反饋信號將這兩個門打開，因此可接收輸入信號D，Q5=D，Q6=Q5=D。 2.當CP由0變1時觸發器翻轉。這時G3和G4打

11、開，它們的輸入Q3和Q4的狀態由G5和G6的輸出狀態決定。Q3=Q5=D，Q4=Q6=D。由基本RS觸發器的邏輯功能可知，Q=D。 3.觸發器翻轉后，在CP=1時輸入信號被封鎖。這是因為G3和G4打開后，它們的輸出Q3和Q4的狀態是互補的,即必定有一個是0，若Q3為0，則經G3輸出至G5輸入的反饋線將G5封鎖，即封鎖了D通往基本RS 觸發器的路徑；該反饋線起到了使觸發器維持在0狀態和阻止觸發器變為1狀態的作用,故該反饋線稱為置0維持線,置1阻塞線。Q4為0時，將G3和G6封鎖，D端通往基本RS觸發器的路徑也被封鎖。Q4輸出端至G6反饋線起到使觸發器維持在1狀態的作用，稱作置1維持線；Q4輸出至

12、G3輸入的反饋線起到阻止觸發器置0的作用,稱為置0阻塞線。因此，該觸發器常稱為維持-阻塞觸發器。總之，該觸發器是在CP正跳沿前接受輸入信號，正跳沿時觸發翻轉，正跳沿后輸入即被封鎖,三步都是在正跳沿后完成，所以有邊沿觸發器之稱。與主從觸發器相比,同工藝的邊沿觸發器有更強的抗干擾能力和更高的工作速度。功能描述 1.狀態轉移真值表 2.特征方程 Qn+1=D 3.狀態轉移圖 脈沖特性: 1.建立時間:由圖7.8.4維持阻塞觸發器的電路可見,由于CP信號是加到門G3和G4上的,因而在CP上升沿到達之前門G5和G6輸出端的狀態必須穩定地建立起來。輸入信號到達D端以后，要經過一級門電路的傳輸延遲時間G5的

13、輸出狀態才能建立起來,而G6的輸出狀態需要經過兩級門電路的傳輸延遲時間才能建立,因此D端的輸入信號必須先于CP的上升沿到達，而且建立時間應滿足： tset2tpd。 2.保持時間：由圖7.8.4可知，為實現邊沿觸發,應保證CP=1期間門G6的輸出狀態不變,不受D端狀態變化的影響。為此，在D=0的情況下，當CP上升沿到達以后還要等門G4輸出的低電平返回到門G6的輸入端以后,D端的低電平才允許改變。因此輸入低電平信號的保持時間為tHLtpd。在 D=1的情況下，由于CP上升沿到達后G3的輸出將G4封鎖，所以不要求輸入信號繼續保持不變,故輸入高電平信號的保持時間tHH=0。 3.傳輸延遲時間：由圖7

14、.8.3不難推算出，從CP上升沿到達時開始計算,輸出由高電平變為低電平的傳輸延遲時間tPHL和由低電平變為高電平的傳輸延遲時間tPLH分別是:tPHL=3tpd tPLH=2tpd 4.最高時鐘頻率：為保證由門G1G4組成的同步RS觸發器能可靠地翻轉，CP高電平的持續時間應大于 tPHL,所以時鐘信號高電平的寬度tWH應大于tPHL。而為了在下一個CP上升沿到達之前確保門G5和G6新的輸出 電平得以穩定地建立，CP低電平的持續時間不應小于門G4的傳輸延遲時間和tset之和，即時鐘信號低電平的寬度tWLtset+tpd，因此得到: 最后說明一點，在實際集成觸發器中，每個門傳輸時間是不同的，并且作了不同形式的簡化，因此上面討論的結果只是一些定性的物理概念。其真實參數由實驗測定。 集成觸發器: 集成D觸發器的定型產品