1、 集成電路原理 第五章14第五章 MOS集成電路的版圖設計 根據用途要求確定系統總體方案工藝設計（根據電路特點選擇適當的工藝，再按電路中各器件的參數要求，確定滿足這些參數的工藝參數、工藝流程和工藝條件）電路設計 (根據電路的指標和工作條件，確定電路結構與類型，依據給定的工藝模型，進行計算與模擬仿真，決定電路中各器件的參數（包括電參數、幾何參數等）版圖設計（按電路設計和確定的工藝流程，把電路中有源器件、阻容元件及互連以一定的規則布置在硅片上，繪制出相互套合的版圖，以供制作各次光刻掩模版用）將GDSII或CIF數據包發給Foundry，生成PG帶，制作掩模版工藝流片中測，劃片封裝，終測5.1 MO

2、S集成電路的寄生效應 5.1.1 寄生電阻 MOS IC尤其是Si柵MOS電路中，常用的布線一般有金屬、重摻雜多晶硅（Poly-Si）、擴散層和難熔金屬（W、Ti等）硅化物幾種。由于其特性、電導率的差異，用途也有所不同。 隨著器件電路尺寸按比例不斷縮小，由互連系統產生的延遲已不容忽略，并成為制約IC速度提高的主要因素之一。 1、互連延遲 長互連情況下，寄生分布阻容網絡可等效如圖5-1所示。 其中：r，c單位長度的電阻、電容（W/m、F/m）L連線總長度 圖5-1 寄生分布阻容網絡等效電路 若令：d連線厚度；W連線寬度；r電阻率 連線間介質厚度； r擴散層 = 1/(Nmq)則： （5-1） 節

3、點i的電位Vi響應與時間t的關系： （5-2） 當DL®0，有： （5-3） 近似處理，求解得： （5-4） 若 ，則有： （5-5） 注意： 此時，若按集總模型處理：即將整個長連線等效為一總的R總、C總，則： （5-6） 圖5-2 集總模型等效電路 可見，與分布網絡分析情況差1/2的關系，而與實際測試相比，分布模型更為接近。因此，在分析長互連延遲時應采用分布RC模型。 例5-1：已知：采用1mm工藝，n+重摻雜多晶硅互連方塊電阻Rð=15W/ð，多晶硅與襯底間介質（SiO2）的厚度tox=6000Å。 求： 互連長度為1mm時所產生的延遲。解：采用分布

4、RC模型，得：補充材料： 圖5-3 由邊際電場效應產生的寄生電容 以上分析互連系統的電容時，僅考慮到互連與襯底間的電容，但實際上還有邊際電場形成的電容Cff（Fringing Field）。隨著尺寸的不斷縮小，Cff往往可與面積電容相比擬，不可忽略不計。 對于1mm CMOS工藝，單位面積Cff如下表所示。 表5-1 不同連線層與襯底間的Cff Cff (fF/mm2)PolySi-Sub0.043±0.004Metal1-Sub0.044±0.001Metal2-Sub0.035±0.001Metal3-Sub0.033±0.001由此，可見上例中單位

5、面積的邊際電場效應電容為： Cff = 0.043´2 = 0.086fF/mm2而單位面積的平板電容：C平板 = eox/tox= 0.058fF/mm2Cff與C平板已在同一量級，不能忽略，需重新計算： 2、導電層的選擇 選用導電層時應注意：（1）VDD、VSS盡可能選用金屬導電層，并適當增加連線寬度，只有在連線交叉“過橋”時，才考慮其它導電層。（2）多晶硅不宜用作長連線，一般也不用于VDD、VSS電源布線。（3）通常應使晶體管等效電阻遠大于連線電阻，以避免出現電壓的“分壓”現象，影響電路正常工作。 （4）在信號高速傳送和信號需在高阻連線上通過時，尤其要注意寄生電容的影響。擴散層

6、與襯底間電容較大，很難驅動；在某些線路結構中還易引起電荷分享問題，因此，應使擴散連線盡可能短。 5.1.2 寄生電容 MOS電路中，除了由互連系統造成的分布電容之外，還存在許多由于MOSFET結構特點所決定的寄生電容。其中：CMOS單位面積柵電容=COX，是節點電容的主要組成部分 5mm工藝，TOX = 1000Å，COX » 0.345fF/mm2 1mm工藝，TOX = 200Å，COX » 1.725fF/mm2CMNTAl-柵氧-n+區之間的電容（ » CMOS） CM Al-場氧-襯底間的電容（ » CMOS/10）CMN

7、Al-場氧-n+區之間的電容（ » 23CM）Cpn D、S與襯底之間的pn結電容（Nsub­， Cpn­）CGD對器件工作速度影響較大，可等效為輸入端的一個密勒電容： Cm = (1+KV)CGD，KV為電壓放大系數。 5.1.3 寄生溝道 圖5-4 寄生溝道形成示意圖 由圖5-4可見，當互連跨過場氧區時，如果互連電位足夠高，可能使場區表面反型，形成寄生溝道，使本不應連通的有源區導通，造成工作電流泄漏，使器件電路性能變差，乃至失效。預防措施：（1）增厚場氧厚度tOX，使VTF­，但需要增加場氧時間，對前部工序有影響，并將造成臺階陡峭，不利于布線。（2）

8、對場區進行同型注入，提高襯底濃度，使VTF­。但注意注入劑量不宜過高，以防止某些寄生電容增大，以及擊穿電壓的下降。 （3）版圖設計時，盡量把可能產生寄生MOS管的擴散區間距拉大，以使W/L¯，ron­，但這樣將使芯片面積­，集成度¯。  5.1.4 CMOS電路中的閂鎖（Latch-up）效應閂鎖效應為CMOS電路所獨有，是由于CMOS結構中存在pnpn四層結構所形成的寄生可控硅造成的。所以nmos或pmos電路中不會出現。1、 CMOS電路中寄生可控硅結構的形成 2、圖5-5 CMOS反相器剖面圖和寄生可控硅等效電路 由圖5-5可見

9、，由CMOS四層pnpn結構形成寄生可控硅結構。（1）正常情況下，n襯底與p阱之間的pn結反偏，僅有極小的反向漏電流，T1、T2截止。（2）當工作條件發生異常，VDD、VSS之間感生較大的襯底電流，在RS上產生較大壓降。當T1管EB結兩端壓降達到EB結閾值電壓，T1導通，通過RW吸收電流。當RW上壓降足夠大，T2導通，從而使VDD、VSS之間形成通路，并保持低阻。當bnpn´bpnp>1，則發生電流放大，T1、T2構成正反饋，形成閂瑣，此時，即使外加電壓撤除仍將繼續保持，VDD、VSS間電流不斷增加，最終導致IC燒毀。（3）誘發寄生可控硅觸發的三個因素：T1、T2管的b值乘積大

10、于1，即bnpn´bpnp>1。T1、T2管EB結均為正向偏置。電源提供的電流³維持電流IH。（4）誘發閂瑣的外界條件： g 射線瞬間照射，強電場感應，電源電壓過沖，跳變電壓，環境溫度劇變，電源電壓突然增大等。 2、防止閂瑣的措施A. 版圖設計和工藝上的防閂鎖措施 · 使T1、T2的b¯¯，®bnpn´bpnp«1。工藝上采取背面摻金，中子輻射電子輻照等降低少子壽命。 · 減少RS、RW使其遠小于Ren、Rep。 · 版圖中加保護環，偽集電極保護結構，內部區域與外圍分割 · 增多

11、電源、地接觸孔的數目，加粗電源線、地線對電源、地接觸孔進行合理布局，減小有害的電位梯度。 · 輸入輸出保護 · 采用重摻雜襯底上的外延層，阱下加p+埋層。 · 制備“逆向阱”結構。 · 采用深槽隔離技術。 B. 器件外部的保護措施 · 電源并接穩壓管。 · 低頻時加限流電阻（使電源電流<30mA） · 盡量減小電流中的電容值。（一般C<0.01mF）3、注意事項： · 輸入電壓不可超過VDDVSS范圍。 · 輸入信號一定要等VDDVSS電壓穩定后才能加入；關機應先 關信號源，再關電源。

12、83; 不用的輸入端不能懸浮，應按邏輯關系的需要接VDD或VSS 5.2 MOS集成電路的工藝設計5.2.1 CMOS IC的主要工藝流程 1、Al柵CMOS工藝流程 襯底制備（n-Si，<100>晶向，Na+= 1010cm-2，r = 36×Wcm）®一次氧化®p-阱光刻MK1®注入氧化®p-阱B離子注入®p-阱B再分布®p+區光刻MK2®B淀積®p+ 硼再分布®n+區光刻MK3®磷淀積®磷再分布®PSG淀積增密（800±100nm厚的Si

13、O2，2.5%的P2O5）®柵光刻MK4®柵氧化®P管調溝注入光刻MK5®P管調溝硼注入®N管調溝注入光刻MK6®N管調溝磷注入®注入退火®引線孔光刻MK7®蒸發Al（1.2mm）®反刻Al MK8®Al-Si合金化®長鈍化層（含23%P2O5的PSG，800±100nm）®鈍化孔光刻MK9®前工序結束2、多晶硅柵NMOS工藝流程 （1）襯底制備典型厚度0.40.8mm， f=75125mm(3” 5”) NA=10151016cm-3 r=25

14、2×Wcm （2）預氧化在硅片表面生長一層厚SiO2，以保護表面，阻擋摻雜物進入襯底。 （3）涂光刻膠涂膠，甩膠，（幾千轉/分鐘），烘干（100）®固膠。 （4）通過掩模版MASK對光刻膠曝光 （5）刻有源區。掩模版掩蔽區域下未被曝光的光刻膠被顯影液洗掉；再將下面的SiO2用HF刻蝕掉，露出硅片表面。 （6）淀積多晶硅除凈曝光區殘留的光刻膠（丙酮），在整個硅片上生長一層高質量的SiO2（約1000Å），即柵氧，然后再淀積多晶硅（12mm）。 （7）刻多晶硅，自對準擴散用多晶硅版刻出多晶硅圖形，再用有源區版刻掉有源區上的氧化層，高溫下以n型雜質對有源區進行擴散（10

15、00左右）。此時耐高溫的多晶硅和下面的氧化層起掩蔽作用自對準工藝 （8）刻接觸孔在硅片上再生長一層SiO2，用接觸孔版刻出接觸孔。 （9）反刻Al除去其余的光刻膠，在整個硅片上蒸發或淀積一層Al（約1mm厚），用反刻Al的掩模版反刻、腐蝕出需要的Al連接圖形。 （10）刻鈍化孔生長一層鈍化層（如PSG），對器件/電路進行平坦化和保護。通過鈍化版刻出鈍化孔（壓焊孔）。圖5-6 硅柵NMOS工藝流程示意圖 若要形成耗盡型NMOS器件，只需在第（5）、（6）步之間加一道掩模版，進行溝道區離子注入。 NMOS工藝流程的實質性概括：P型摻雜的單晶硅片上生長一層厚SiO2。MK1刻出有源區或其他擴散區（薄

16、氧化版/擴散版）。MK2形成耗盡型器件時，刻出離子注入區。MK3刻多晶硅圖形（柵、多晶硅連線）。以多晶硅柵為掩模，進行D、S的自對準擴散。MK4刻接觸孔。MK5反刻 Al。MK6刻鈍化孔（壓焊點窗口）3、硅柵CMOS工藝（1）P阱CMOS工藝流程MK1P阱版，確定P阱深擴散區域（阱注入劑量1´1013cm-2， 能量60KeV）MK2確定薄氧化區，即有源區。MK3多晶硅版。MK4P+版，和MK2一起確定所有的P+擴散區域（一般為B注入，4´1014cm-22´1015cm-2，6080KeV）。MK5N+版，確定所有的N+區域（磷注入：8´10144&#

17、180;1015cm-2，6080KeV） MK6確定接觸孔。實際上在此之前，一般先作PSG磷硅玻璃 回流®平坦化（40008000Å）。刻出接觸孔后，下一步蒸Al前，要用H2SO4+H2O2液加5%HF氫氟酸清洗，確保Al與Si的良好接觸和與SiO2的良好附著。MK7反刻Al，確定金屬層的連接圖形。MK8刻鈍化孔，露出向外引線的壓焊點。鈍化層通常用PECVD實現：1000Å SiO2 + 4000Å PSG + 1000Å SiO2或50007000Å Si3N4（2）N阱CMOS工藝 以Berkeley大學N阱CMOS工藝為例，介

18、紹N阱CMOS工藝流程。 Mask 1 N阱區 確定磷注入的N阱區域生長柵氧，淀積Si3N4Mask 2 NMOS有源區 刻出P型襯底上面的薄氧層，露出NMOS有源區窗口在需要厚氧的區域，Si3N4被有選擇性地刻蝕掉（等離子刻蝕或RIE） 用硼（B）作P型場注入Mask 3 PMOS有源區 刻出N阱上面的薄氧層，露出PMOS有源區窗口阱上的Si3N4被選擇性地刻蝕掉，露出場區 用磷作N型場注入 刻蝕掉剩余的Si3N4層 調溝注入 在整個硅片上淀積重摻雜的N型多晶硅Mask 4 NMOS柵 刻N溝MOS多晶硅柵 砷（As）注入，在未被多晶硅覆蓋的襯底區域形成n+區Mask 5 PMOS柵 刻P溝

19、MOS多晶硅柵，引入硼注入，形成p+區 整個硅片上淀積厚氧化層Mask 6 接觸孔 確定接觸孔Mask 7 金屬 淀積Al，形成互聯圖形Mask 8 鈍化 長鈍化層，并刻出鈍化孔，露出壓焊點 4、硅的局部氧化工藝 Si3N4（氨氣氛中硅烷SiH4還原法生長）只能被緩慢氧化，因此可用來保護下面的硅不被氧化。選擇性腐蝕氮化硅（180左右的磷酸）后，留下氧化物圖形（見圖5-7）。 由Si®SiO2時，SiO2的體積約增大為Si體積的2.2倍。因此，氧化物邊緣臺階只有常規平面工藝的一半，有助于金屬布線的連續性。圖5-7 局部氧化示意圖 如采用預腐蝕（腐蝕液：HF+HNO3+H2O或醋酸稀釋）

20、局部氧化，則：以Si3N4為掩模，在下一步進行氧化前將露出的Si有選擇地腐蝕掉一部分，減少Si的量，可使氧化后的表面與未氧化的Si表面基本保持在同一平面（除在窗口附近稍有起伏）®等平面工藝。 圖5-8 等平面工藝的實現 采用LOCOS工藝，與淺結工藝結合，可起到較好的隔離表面漏電流的作用，并能較好地實現硅片表面平坦化，有利于金屬布線。 LOCOS工藝的缺點： 氮化物直接長在硅表面，將在窗孔中引起較高的位錯密度，因此通常在生長氮化物之前先長一層薄的氧化物（幾十Å），降低因晶格失配導致的高位錯密度。但這層薄氧化物的存在，使氮化物邊緣下面產生一些氧化，形成一錐形的氧化物穿進將成為

21、窗孔的區域，形似鳥嘴“Bird beak”。當氮化層被腐蝕掉后，此“鳥嘴”仍可能保留，在淺擴散時，將阻擋雜質進入Si襯底內，使硅的有效使用面積降低。 另一方面，“鳥嘴”將使MOS管實際的溝道寬度W減小，導致IDS比設計值偏低，并產生閾值電壓VT隨W減小迅速升高®形成所謂“窄溝效應” 。圖5-9 “鳥嘴”的形成 5.2.2 體硅CMOS工藝設計中阱工藝的選擇1、P阱工藝 發展較早，技術較成熟。輕摻雜的N型襯底上作PMOS，P阱內作NMOS，使VTP、VTN的 匹配較易調整。P阱襯底濃度（ND）較高，使mn降低，PMOS襯底濃度NA較低，mp有所提高，有利于P管、N管性能匹配。2、N阱工

22、藝P型襯底作n-阱，與E/D NMOS工藝兼容。輕摻雜P型襯底上的NMOS載流子遷移率mn提高，尤其適合用在動態CMOS、P-E邏輯、多米諾邏輯中。 3、雙阱工藝 在高濃度n+襯底上生長高阻外延層（接近半絕緣狀態），可分別作N阱、P阱，閂鎖效應得到抑制。由雙阱工藝思想發展到絕緣襯底上的CMOS技術SOI（Silicon On Insulator）。圓片（Wafer）尺寸與襯底厚度：3¢¢0.4mm 5¢¢0.625mm4¢¢0.525mm 6¢¢0.75mm硅片的大部分用于機械支撐。阱的深度»D、S的結深

23、Xj + D、S耗盡擴散 + 阱與襯底間PN結之間的耗盡擴散 + 光刻、套刻間距此外，阱深還與電源電壓有關，VDD=5V，阱深56mm；VDD=10V，阱深89mm。5.3 MOS集成電路的版圖設計規則圖5-10 基本的l設計規則圖解 5.3.1 l設計規則 70年代末，Meed和Conway倡導以無量綱的“l”為單位表示所有的幾何尺寸限制，版圖上所有圖形和間距尺寸均為l的整數倍。通常l取柵長L的一半，又稱等比例設計規則。由于其規則簡單，主要適合于芯片設計新手使用，或不要求芯片面積最小，電路特性最佳的應用場合。 5.3.2 微米設計規則80年代中期，為適應VLSI MOS電路制造工藝，發展了以

24、微米為單位的絕對值表示的版圖規則。可針對一些細節進行具體設計，靈活性大，對電路性能的提高帶來很大方便。適用于有經驗的設計師以及力求挖掘工藝潛能的場合。 5.4 MOS集成電路版圖舉例5.4.1 硅柵CMOS反相器的輸入保護電路 CMOS電路通常采用電阻、二極管網絡作保護電路，如圖5-11（a）所示，其版圖見5-11（b）。 圖5-11 硅柵CMOS反相器的輸入保護電路 實際經驗證明，為實現良好的限流作用，一般R設計為400800W之間；為保證二極管有一定的瞬間大電流泄放能力，其面積設計為500800mm2之間比較合適。此外，D1、D2分別加有隔離環，以抑制閂鎖效應。5.4.2 鋁柵工藝CMOS

25、反相器版圖舉例 圖5-12為鋁柵CMOS反相器版圖示意圖。可見，為了防止寄生溝道以及p管、n管的相互影響，采用了保護環或隔離環：對n溝器件用p+環包圍起來， p溝器件用n+環隔離開，p+、n+環都以反偏形式接到地和電源上，消除兩種溝道間漏電的可能。 版圖分解：· 刻P阱· 刻P+區/環· 刻n+區/環· 刻柵、預刻接觸孔· 刻Al圖5-12 鋁柵CMOS反相器版圖示意圖5.4.3 硅柵NMOS反相器版圖舉例1、E/E NMOS反相器 · 刻有源區· 刻多晶硅· 刻接觸孔· 反刻Al 圖5-12 E/E N

26、MOS反相器版圖示意 圖5-12 E/E NMOS反相器版圖示意 2、E/D NMOS 反相器 · 刻有源區· 刻耗盡注入區· 刻多晶硅· 刻接觸孔· 反刻Al 圖5-13 E/D NMOS 反相器版圖 5.4.4 硅柵CMOS與非門版圖舉例 · 刻P阱· 刻p+環· 刻n+環· 刻有源區· 刻多晶硅· 刻PSD· 刻NSD· 刻接觸孔· 反刻Al 圖5-14 硅柵CMOS與非門版圖 5.5 版圖設計技巧 1、布局要合理 （1）引出端分布是否便于使用或與其他相關電路兼容，是否符合管殼引出線排列要求。（2）特殊要求的單元是否安排合理，如p阱與p管漏源p+區離遠一些，使bpnp¯，抑制Latch-up，尤其要注意輸出級。（3）布局是否緊湊，以節約芯片面積，一般盡可能將各單元設計成方形。（4）考慮到熱場對器件工作的