1、SDRAM與內存基礎概念一、 SDRAM內存模組與基本結構我們平時看到的SDRAM都是以模組形式出現，為什么要做成這種形式呢？這首先要接觸到兩個概念：物理Bank與芯片位寬。PC133時代的168pin SDRAM DIMM1、 物理Bank傳統內存系統為了保證CPU的正常工作，必須一次傳輸完CPU在一個傳輸周期內所需要的數據。而CPU在一個傳輸周期能接受的數據容量就是CPU數據總線的位寬，單位是bit（位）。當時控制內存與CPU之間數據交換的北橋芯片也因此將內存總線的數據位寬等同于CPU數據總線的位寬，而這個位寬就稱之為物理Bank（Physical Bank，下文簡稱P

2、-Bank）的位寬。所以，那時的內存必須要組織成P-Bank來與CPU打交道。資格稍老的玩家應該還記得Pentium剛上市時，需要兩條72pin的SIMM才能啟動，因為一條72pin -SIMM只能提供32bit的位寬，不能滿足Pentium的64bit數據總線的需要。直到168pin-SDRAM DIMM上市后，才可以使用一條內存開機。下面將通過芯片位寬的講述來進一步解釋P-Bank的概念。不過要強調一點，P-Bank是SDRAM及以前傳統內存家族的特有概念，在RDRAM中將以通道（Channel）取代，而對于像Intel E7500那樣的并發式多通道DDR系統，傳統的P-Bank概念也不適

3、用。2、 芯片位寬上文已經講到SDRAM內存系統必須要組成一個P-Bank的位寬，才能使CPU正常工作，那么這個P-Bank位寬怎么得到呢？這就涉及到了內存芯片的結構。每個內存芯片也有自己的位寬，即每個傳輸周期能提供的數據量。理論上，完全可以做出一個位寬為64bit的芯片來滿足P-Bank的需要，但這對技術的要求很高，在成本和實用性方面也都處于劣勢。所以芯片的位寬一般都較小。臺式機市場所用的SDRAM芯片位寬最高也就是16bit，常見的則是8bit。這樣，為了組成P-Bank所需的位寬，就需要多顆芯片并聯工作。對于16bit芯片，需要4顆（4×16bit=64bit）。對于

4、8bit芯片，則就需要8顆了。以上就是芯片位寬、芯片數量與P-Bank的關系。P-Bank其實就是一組內存芯片的集合，這個集合的容量不限，但這個集合的總位寬必須與CPU數據位寬相符。隨著計算機應用的發展，一個系統只有一個P-Bank已經不能滿足容量的需要。所以，芯片組開始可以支持多個P-Bank，一次選擇一個P-Bank工作，這就有了芯片組支持多少（物理）Bank的說法。而在Intel的定義中，則稱P-Bank為行（Row），比如845G芯片組支持4個行，也就是說它支持4個P-Bank。另外，在一些文檔中，也把P-Bank稱為Rank（列）。回到開頭的話題，DIMM是SDRAM集合形式的最終體

5、現，每個DIMM至少包含一個P-Bank的芯片集合。在目前的DIMM標準中，每個模組最多可以包含兩個P-Bank的內存芯片集合，雖然理論上完全可以在一個DIMM上支持多個P-Bank，比如SDRAM DIMM就有4個芯片選擇信號（Chip Select，簡稱片選或CS），理論上可以控制4個P-Bank的芯片集合。只是由于某種原因而沒有這么去做。比如設計難度、制造成本、芯片組的配合等。至于DIMM的面數與P-Bank數量的關系，在2001年2月的專題中已經明確了，面數P-Bank數，只有在知道芯片位寬的情況下，才能確定P-Bank的數量，大度256MB內存就是明顯一例，而這種情況在Registe

6、red模組中非常普遍。有關內存模組的設計，將在后面的相關章節中繼續探討。二、 SDRAM內存芯片的內部結構1、邏輯Bank與芯片位寬講完SDRAM的外在形式，就該深入了解SDRAM的內部結構了。這里主要的概念就是邏輯Bank。簡單地說，SDRAM的內部是一個存儲陣列。因為如果是管道式存儲（就如排隊買票），就很難做到隨機訪問了。陣列就如同表格一樣，將數據“填”進去，你可以它想象成一張表格。和表格的檢索原理一樣，先指定一個行（Row），再指定一個列（Column），我們就可以準確地找到所需要的單元格，這就是內存芯片尋址的基本原理。對于內存，這個單元格可稱為存儲單元,那么這個表格（存儲陣列

7、）叫什么呢？它就是邏輯Bank（Logical Bank，下文簡稱L-Bank）。由于技術、成本等原因，不可能只做一個全容量的L-Bank，而且最重要的是，由于SDRAM的工作原理限制，單一的L-Bank將會造成非常嚴重的尋址沖突，大幅降低內存效率（在后文中將詳細講述）。所以人們在SDRAM內部分割成多個L-Bank，較早以前是兩個，目前基本都是4個，這也是SDRAM規范中的最高L-Bank數量。到了RDRAM則最多達到了32個，在最新DDR-的標準中，L-Bank的數量也提高到了8個。這樣，在進行尋址時就要先確定是哪個L-Bank，然后再在這個選定的L-Bank中選擇相應的行與列進行尋址。可

8、見對內存的訪問，一次只能是一個L-Bank工作，而每次與北橋交換的數據就是L-Bank存儲陣列中一個“存儲單元”的容量。在某些廠商的表述中，將L-Bank中的存儲單元稱為Word（此處代表位的集合而不是字節的集合）。L-Bank存儲陣列示意圖從前文可知，SDRAM內存芯片一次傳輸率的數據量就是芯片位寬，那么這個存儲單元的容量就是芯片的位寬（也是L-Bank的位寬），但要注意，這種關系也僅對SDRAM有效，原因將在下文中說明。2、內存芯片的容量現在我們應該清楚內存芯片的基本組織結構了。那么內存的容量怎么計算呢？顯然，內存芯片的容量就是所有L-Bank中的存儲單元的容量總合。計算有多少個存儲單元和

9、計算表格中的單元數量的方法一樣：存儲單元數量=行數×列數（得到一個L-Bank的存儲單元數量）×L-Bank的數量在很多內存產品介紹文檔中，都會用M×W的方式來表示芯片的容量（或者說是芯片的規格/組織結構）。M是該芯片中存儲單元的總數，單位是兆（英文簡寫M，精確值是1048576，而不是1000000），W代表每個存儲單元的容量，也就是SDRAM芯片的位寬（Width），單位是bit。計算出來的芯片容量也是以bit為單位，但用戶可以采用除以8的方法換算為字節（Byte）。比如8M×8，這是一個8bit位寬芯片，有8M個存儲單元，總容量是64Mbit（8M

10、B）。不過，M×W是最簡單的表示方法。下圖則是某公司對自己內存芯片的容量表示方法，這可以說是最正規的形式之一。業界正規的內存芯片容量表示方法我們可以計算一下，結果可以發現這三個規格的容量都是128Mbits，只是由于位寬的變化引起了存儲單元的數量變化。從這個例子就也可以看出，在相同的總容量下，位寬可以采用多種不同的設計。3、與芯片位寬相關的DIMM設計為什么在相同的總容量下，位寬會有多種不同的設計呢？這主要是為了滿足不同領域的需要。現在大家已經知道P-Bank的位寬是固定的，也就是說當芯片位寬確定下來后，一個P-Bank中芯片的個數也就自然確定了，而前文講過P-Bank對芯片集合的位

11、寬有要求，對芯片集合的容量則沒有任何限制。高位寬的芯片可以讓DIMM的設計簡單一些（因為所用的芯片少），但在芯片容量相同時，這種DIMM的容量就肯定比不上采用低位寬芯片的模組，因為后者在一個P-Bank中可以容納更多的芯片。比如上文中那個內存芯片容量標識圖，容量都是128Mbit，合16MB。如果DIMM采用雙P-Bank+16bit芯片設計，那么只能容納8顆芯片，計128MB。但如果采用4bit位寬芯片，則可容納32顆芯片，計512MB。DIMM容量前后相差出4倍，可見芯片位寬對DIMM設計的重要性。因此，8bit位寬芯片是桌面臺式機上容量與成本之間平衡性較好的選擇，所以在市場上也最為普及，

12、而高于16bit位寬的芯片一般用在需要更大位寬的場合，如顯卡等，至于4bit位寬芯片很明顯非常適用于大容量內存應用領域，基本不會在標準的Unbuffered 模組設計中出現。三、 SDRAM的引腳與封裝內存芯片要想工作，必須要與內存控制器有所聯系，同時對于一個電氣元件，電源供應也是必不可少的，而且數據的傳輸要有一個時鐘作為觸發參考。因此，SDRAM在封裝時就要留出相應的引腳以供使用。電源與時鐘的引腳就不必多說了，現在我們可以想象一下，至少應該有哪些控制引腳呢？我們從內存尋址的步驟縷下來就基本明白了，從中我們也就能了解內存工作的大體情況。這里需要說明的是，與DIMM一樣，SDRAM有著

13、自己的業界設計規范，在一個容量標準下，SDRAM的引腳/信號標準不能只考慮一種位寬的設計，而是要顧及多種位寬，然后盡量給出一個通用的標準，小位寬的芯片也許會空出一些引腳，但高位寬的芯片可能就全部用上了。不過容量不同時，設計標準也會有所不同，一般的容量越小的芯片所需要的引腳也就越小。1、 首先，我們知道內存控制器要先確定一個P-Bank的芯片集合，然后才對這集合中的芯片進行尋址操作。因此要有一個片選的信號，它一次選擇一個P-Bank的芯片集（根據位寬的不同，數量也不同）。被選中的芯片將同時接收或讀取數據，所以要有一個片選信號。2、 接下來是對所有被選中的芯片進行統一的L-Ba

14、nk的尋址，目前SDRAM中L-Bank的數量最高為4個，所以需要兩個L-Bank地址信號（22=4）。3、 最后就是對被選中的芯片進行統一的行/列（存儲單元）尋址。地址線數量要根據芯片的組織結構分別設計了。但在相同容量下，行數不變，只有列數會根據位寬的而變化，位寬越大，列數越少，因為所需的存儲單元減少了。4、 找到了存儲單元后，被選中的芯片就要進行統一的數據傳輸，那么肯定要有與位寬相同數量的數據I/O通道才行，所以肯定要有相應數量的數據線引腳。現在我們就基本知道了內存芯片的一些信號引腳，下圖就是一個簡單的SDRAM示意圖，大家可以詳細看看。圖注：128Mbit芯片不同位寬

15、的引腳圖（NC代表未使用，-表示與內側位寬設計相同）根據SDRAM的官方規范，臺式機上所用的SDRAM在不同容量下的各種位寬封裝標準如下：四、SDRAM的內部基本操作與工作時序上文我們已經了解了SDRAM所用到的基本信號線路，下面就看看它們在SDRAM芯片內部是怎么“布置”的，并從這里開始深入了解內存的基本操作與過程，在這一節中我們將接觸到有天書之稱的時序圖，但不要害怕，根據文中的指導慢慢理解，您肯定可以看懂它。首先，我們先認識一下SDRAM的內部結構，然后再開始具體的講述。128Mbit（32M×4）SDRAM內部結構圖1、芯片初始化可能很多人都想象不到，在SDRAM芯片內部還有一

16、個邏輯控制單元，并且有一個模式寄存器為其提供控制參數。因此，每次開機時SDRAM都要先對這個控制邏輯核心進行初始化。有關預充電和刷新的含義在下文有講述，關鍵的階段就在于模式寄存器（MR，Mode Register）的設置，簡稱MRS（MR Set），這一工作由北橋芯片在BIOS的控制下進行，寄存器的信息由地址線來提供。SDRAM在開機時的初始化過程SDRAM模式寄存器所控制的操作參數：地址線提供不同的0/1信號來獲得不同的參數。在設置到MR之后，就開始了進入正常的工作狀態，圖中相關參數將結合下文具體講述2、行有效初始化完成后，要想對一個L-Bank中的陣列進行尋址，首先就要確定行（Row），使

17、之處于活動狀態（Active），然后再確定列。雖然之前要進行片選和L-Bank的定址，但它們與行有效可以同時進行。行有效時序圖從圖中可以看出，在CS#、L-Bank定址的同時，RAS（Row Address Strobe，行地址選通脈沖）也處于有效狀態。此時An地址線則發送具體的行地址。如圖中是A0-A11，共有12個地址線，由于是二進制表示法，所以共有4096個行（212=4096），A0-A11的不同數值就確定了具體的行地址。由于行有效的同時也是相應L-Bank有效，所以行有效也可稱為L-Bank有效。3、列讀寫行地址確定之后，就要對列地址進行尋址了。但是，地址線仍然是行地址所用的A0-A

18、11（本例）。沒錯，在SDRAM中，行地址與列地址線是共用的。不過，讀/寫的命令是怎么發出的呢？其實沒有一個信號是發送讀或寫的明確命令的，而是通過芯片的可寫狀態的控制來達到讀/寫的目的。顯然WE#信號就是一個關鍵。WE#無效時，當然就是讀取命令。SDRAM基本操作命令, 通過各種控制/地址信號的組合來完成（H代表高電平，L代表低電平，X表示高低電平均沒有影響）。此表中，除了自刷新命令外，所有命令都是默認CKE有效。對于自刷新命令，下文有詳解列尋址信號與讀寫命令是同時發出的。雖然地址線與行尋址共用，但CAS（Column Address Strobe，列地址選通脈沖）信號則可以區分開行與列尋址的

19、不同，配合A0-A9，A11（本例）來確定具體的列地址。讀寫操作示意圖，讀取命令與列地址一塊發出（當WE#為低電平是即為寫命令）然而，在發送列讀寫命令時必須要與行有效命令有一個間隔，這個間隔被定義為tRCD，即RAS to CAS Delay（RAS至CAS延遲），大家也可以理解為行選通周期，這應該是根據芯片存儲陣列電子元件響應時間（從一種狀態到另一種狀態變化的過程）所制定的延遲。tRCD是SDRAM的一個重要時序參數，可以通過主板BIOS經過北橋芯片進行調整，但不能超過廠商的預定范圍。廣義的tRCD以時鐘周期（tCK，Clock Time）數為單位，比如tRCD=2，就代表延遲周期為兩個時鐘

20、周期，具體到確切的時間，則要根據時鐘頻率而定，對于PC100 SDRAM，tRCD=2，代表20ns的延遲，對于PC133則為15ns。tRCD=3的時序圖4、 數據輸出（讀）在選定列地址后，就已經確定了具體的存儲單元，剩下的事情就是數據通過數據I/O通道（DQ）輸出到內存總線上了。但是在CAS發出之后，仍要經過一定的時間才能有數據輸出，從CAS與讀取命令發出到第一筆數據輸出的這段時間，被定義為CL（CAS Latency，CAS潛伏期）。由于CL只在讀取時出現，所以CL又被稱為讀取潛伏期（RL，Read Latency）。CL的單位與tRCD一樣，為時鐘周期數，具體耗時由時鐘頻率決

21、定。不過，CAS并不是在經過CL周期之后才送達存儲單元。實際上CAS與RAS一樣是瞬間到達的，但CAS的響應時間要更快一些。為什么呢？假設芯片位寬為n個bit，列數為c，那么一個行地址要選通n×c個存儲體，而一個列地址只需選通n個存儲體。但存儲體中晶體管的反應時間仍會造成數據不可能與CAS在同一上升沿觸發，肯定要延后至少一個時鐘周期。由于芯片體積的原因，存儲單元中的電容容量很小，所以信號要經過放大來保證其有效的識別性，這個放大/驅動工作由S-AMP負責，一個存儲體對應一個S-AMP通道。但它要有一個準備時間才能保證信號的發送強度（事前還要進行電壓比較以進行邏輯電平的判斷），因此從數據

22、I/O總線上有數據輸出之前的一個時鐘上升沿開始，數據即已傳向S-AMP，也就是說此時數據已經被觸發，經過一定的驅動時間最終傳向數據I/O總線進行輸出，這段時間我們稱之為tAC（Access Time from CLK，時鐘觸發后的訪問時間）。tAC的單位是ns，對于不同的頻率各有不同的明確規定，但必須要小于一個時鐘周期，否則會因訪問時過長而使效率降低。比如PC133的時鐘周期為7.5ns，tAC則是5.4ns。需要強調的是，每個數據在讀取時都有tAC，包括在連續讀取中，只是在進行第一個數據傳輸的同時就開始了第二個數據的tAC。CL=2與tAC示意圖CL的數值不能超出芯片的設計規范，否則會導致內

23、存的不穩定，甚至開不了機（超頻的玩家應該有體會），而且它也不能在數據讀取前臨時更改。CL周期在開機初始化過程中的MRS階段進行設置，在BIOS中一般都允許用戶對其調整，然后BIOS控制北橋芯片在開機時通過A4-A6地址線對MR中CL寄存器的信息進行更改。不過，從存儲體的結構圖上可以看出，原本邏輯狀態為1的電容在讀取操作后，會因放電而變為邏輯0。所以，以前的DRAM為了在關閉當前行時保證數據的可靠性，要對存儲體中原有的信息進行重寫，這個任務由數據所經過的刷新放大器來完成，它根據邏輯電平狀態，將數據進行重寫（邏輯0時就不重寫），由于這個操作與數據的輸出是同步進行互不沖突，所以不會產生新的重寫延遲。

24、后來通過技術的改良，刷新放大器被取消，其功能由S-AMP取代，因為在讀取時它會保持數據的邏輯狀態，起到了一個Cache的作用，再次讀取時由它直接發送即可，不用再進行新的尋址輸出，此時數據重寫操作則可在預充電階段完成。5、數據輸入（寫）數據寫入的操作也是在tRCD之后進行，但此時沒有了CL（記住，CL只出現在讀取操作中），行尋址與列尋址的時序圖和上文一樣，只是在列尋址時，WE#為有效狀態。數據寫入的時序圖從圖中可見，由于數據信號由控制端發出，輸入時芯片無需做任何調校，只需直接傳到數據輸入寄存器中，然后再由寫入驅動器進行對存儲電容的充電操作，因此數據可以與CAS同時發送，也就是說寫入延遲為0。不過

25、，數據并不是即時地寫入存儲電容，因為選通三極管（就如讀取時一樣）與電容的充電必須要有一段時間，所以數據的真正寫入需要一定的周期。為了保證數據的可靠寫入，都會留出足夠的寫入/校正時間（tWR，Write Recovery Time），這個操作也被稱作寫回（Write Back）。tWR至少占用一個時鐘周期或再多一點（時鐘頻率越高，tWR占用周期越多），有關它的影響將在下文進一步講述。6、突發長度突發（Burst）是指在同一行中相鄰的存儲單元連續進行數據傳輸的方式，連續傳輸所涉及到存儲單元（列）的數量就是突發長度（Burst Lengths，簡稱BL）。在目前，由于內存控制器一次讀/寫P-Bank

26、位寬的數據，也就是8個字節，但是在現實中小于8個字節的數據很少見，所以一般都要經過多個周期進行數據的傳輸。上文講到的讀/寫操作，都是一次對一個存儲單元進行尋址，如果要連續讀/寫就還要對當前存儲單元的下一個單元進行尋址，也就是要不斷的發送列地址與讀/寫命令（行地址不變，所以不用再對行尋址）。雖然由于讀/寫延遲相同可以讓數據的傳輸在I/O端是連續的，但它占用了大量的內存控制資源，在數據進行連續傳輸時無法輸入新的命令，效率很低（早期的FPE/EDO內存就是以這種方式進行連續的數據傳輸）。為此，人們開發了突發傳輸技術，只要指定起始列地址與突發長度，內存就會依次地自動對后面相應數量的存儲單元進行讀/寫操

27、作而不再需要控制器連續地提供列地址。這樣，除了第一筆數據的傳輸需要若干個周期（主要是之前的延遲，一般的是tRCD+CL）外，其后每個數據只需一個周期的即可獲得。在很多北橋芯片的介紹中都有類似于X-1-1-1的字樣，就是指這個意思，其中的X代表就代表第一筆數據所用的周期數。非突發連續讀取模式：不采用突發傳輸而是依次單獨尋址，此時可等效于BL=1。雖然可以讓數據是連續的傳輸，但每次都要發送列地址與命令信息，控制資源占用極大突發連續讀取模式：只要指定起始列地址與突發長度，尋址與數據的讀取自動進行，而只要控制好兩段突發讀取命令的間隔周期（與BL相同）即可做到連續的突發傳輸至于BL的數值，也是不能隨便設

28、或在數據進行傳輸前臨時決定。在上文講到的初始化過程中的MRS階段就要對BL進行設置。目前可用的選項是1、2、4、8、全頁（Full Page），常見的設定是4和8。順便說一下，BL能否更改與北橋芯片的設計有很大關系，不是每個北橋都能像調整CL那樣來調整BL。某些芯片組的BL是定死而不可改的，比如Intel芯片組的BL基本都為4，所以在相應的主板BIOS中也就不會有BL的設置選項。而由于目前的SDRAM系統的數據傳輸是以64bit/周期進行，所以在一些BIOS也把BL用QWord（4字，即64bit）來表示。如4QWord就是BL=4。另外，在MRS階段除了要設定BL數值之外，還要具體確定讀/寫

29、操作的模式以及突發傳輸的模式。突發讀/突發寫，表示讀與寫操作都是突發傳輸的，每次讀/寫操作持續BL所設定的長度，這也是常規的設定。突發讀/單一寫，表示讀操作是突發傳輸，寫操作則只是一個個單獨進行。突發傳輸模式代表著突發周期內所涉及到的存儲單元的傳輸順序。順序傳輸是指從起始單元開始順序讀取。假如BL=4，起始單元編號是n，順序就是n、n+1、n+2、n+3。交錯傳輸就是打亂正常的順序進行數據傳輸（比如第一個進行傳輸的單元是n，而第二個進行傳輸的單元是n+2而不是n+1），至于交錯的規則在SDRAM規范中有詳細的定義表，但在這此出于必要性與篇幅的考慮就不列出了。7、預充電由于SDRAM的尋址具體獨

30、占性，所以在進行完讀寫操作后，如果要對同一L-Bank的另一行進行尋址，就要將原來有效（工作）的行關閉，重新發送行/列地址。L-Bank關閉現有工作行，準備打開新行的操作就是預充電（Precharge）。預充電可以通過命令控制，也可以通過輔助設定讓芯片在每次讀寫操作之后自動進行預充電。實際上，預充電是一種對工作行中所有存儲體進行數據重寫，并對行地址進行復位，同時釋放S-AMP（重新加入比較電壓，一般是電容電壓的1/2，以幫助判斷讀取數據的邏輯電平，因為S-AMP是通過一個參考電壓與存儲體位線電壓的比較來判斷邏輯值的），以準備新行的工作。具體而言，就是將S-AMP中的數據回寫，即使是沒有工作過的

31、存儲體也會因行選通而使存儲電容受到干擾，所以也需要S-AMP進行讀后重寫。此時，電容的電量（或者說其產生的電壓）將是判斷邏輯狀態的依據（讀取時也需要），為此要設定一個臨界值，一般為電容電量的1/2，超過它的為邏輯1，進行重寫，否則為邏輯0，不進行重寫（等于放電）。為此，現在基本都將電容的另一端接入一個指定的電壓（即1/2電容電壓），而不是接地，以幫助重寫時的比較與判斷。現在我們再回過頭看看讀寫操作時的命令時序圖，從中可以發現地址線A10控制著是否進行在讀寫之后當前L-Bank自動進行預充電，這就是上文所說的“輔助設定”。而在單獨的預充電命令中，A10則控制著是對指定的L-Bank還是所有的L-

32、Bank（當有多個L-Bank處于有效/活動狀態時）進行預充電，前者需要提供L-Bank的地址，后者只需將A10信號置于高電平。在發出預充電命令之后，要經過一段時間才能允許發送RAS行有效命令打開新的工作行，這個間隔被稱為tRP（Precharge command Period，預充電有效周期）。和tRCD、CL一樣，tRP的單位也是時鐘周期數，具體值視時鐘頻率而定。讀取時預充電時序圖：圖中設定：CL=2、BL=4、tRP=2。自動預充電時的開始時間與此圖一樣，只是沒有了單獨的預充電命令，并在發出讀取命令時，A10地址線要設為高電平（允許自動預充電）。可見控制好預充電啟動時間很重要，它可以在讀

33、取操作結束后立刻進入新行的尋址，保證運行效率。8、刷新之所以稱為DRAM，就是因為它要不斷進行刷新（Refresh）才能保留住數據，因此它是DRAM最重要的操作。刷新操作與預充電中重寫的操作一樣，都是用S-AMP先讀再寫。但為什么有預充電操作還要進行刷新呢？因為預充電是對一個或所有L-Bank中的工作行操作，并且是不定期的，而刷新則是有固定的周期，依次對所有行進行操作，以保留那些久久沒經歷重寫的存儲體中的數據。但與所有L-Bank預充電不同的是，這里的行是指所有L-Bank中地址相同的行，而預充電中各L-Bank中的工作行地址并不是一定是相同的。s。刷新操作分為兩種：自動刷新（Auto Ref

34、resh，簡稱AR）與自刷新（Self Refresh，簡稱SR）。不論是何種刷新方式，都不需要外部提供行地址信息，因為這是一個內部的自動操作。對于AR， SDRAM內部有一個行地址生成器（也稱刷新計數器）用來自動的依次生成行地址。由于刷新是針對一行中的所有存儲體進行，所以無需列尋址，或者說CAS在RAS之前有效。所以，AR又稱CBR（CAS Before RAS，列提前于行定位）式刷新。由于刷新涉及到所有L-Bank，因此在刷新過程中，所有L-Bank都停止工作，而每次刷新所占用的時間為9個時鐘周期（PC133標準），之后就可進入正常的工作狀態，也就是說在這9 個時鐘期間內，所有工作指令只能

35、等待而無法執行。64ms之后則再次對同一行進行刷新，如此周而復始進行循環刷新。顯然，刷新操作肯定會對SDRAM的性能造成影響，但這是沒辦法的事情，也是DRAM相對于SRAM（靜態內存，無需刷新仍能保留數據）取得成本優勢的同時所付出的代價。SR則主要用于休眠模式低功耗狀態下的數據保存，這方面最著名的應用就是STR（Suspend to RAM，休眠掛起于內存）。在發出AR命令時，將CKE置于無效狀態，就進入了SR模式，此時不再依靠系統時鐘工作，而是根據內部的時鐘進行刷新操作。在SR期間除了CKE之外的所有外部信號都是無效的（無需外部提供刷新指令），只有重新使CKE有效才能退出自刷新模式并進入正常

36、操作狀態。9、數據掩碼在講述讀/寫操作時，我們談到了突發長度。如果BL=4，那么也就是說一次就傳送4×64bit的數據。但是，如果其中的第二筆數據是不需要的，怎么辦？還都傳輸嗎？為了屏蔽不需要的數據，人們采用了數據掩碼（Data I/O Mask，簡稱DQM）技術。通過DQM，內存可以控制I/O端口取消哪些輸出或輸入的數據。這里需要強調的是，在讀取時，被屏蔽的數據仍然會從存儲體傳出，只是在“掩碼邏輯單元”處被屏蔽。DQM由北橋控制，為了精確屏蔽一個P-Bank位寬中的每個字節，每個DIMM有8個DQM信號線，每個信號針對一個字節。這樣，對于4bit位寬芯片，兩個芯片共用一個DQM信號

37、線，對于8bit位寬芯片，一個芯片占用一個DQM信號，而對于16bit位寬芯片，則需要兩個DQM引腳。SDRAM官方規定，在讀取時DQM發出兩個時鐘周期后生效，而在寫入時，DQM與寫入命令一樣是立即成效。讀取時數據掩碼操作，DQM在兩個周期后生效，突發周期的第二筆數據被取消寫入時數據掩碼操作，DQM立即生效，突發周期的第二筆數據被取消有關內存內部的基本操作就到此結束，其實還有很多內存的操作沒有描述，但都不是很重要了，限于篇幅與必要性，我們不在此介紹，有興趣的讀者可以自行查看相關資料。五、倉庫物語貨物基地（主板）連接著物資（數據）的供求方。基地的貨物調度廠房（北橋芯片）掌管著若干個用于臨時供貨/

38、生產與存儲的倉庫基地（P-Bank），它們通常隸屬于某一倉儲集團（DIMM），這種基地與調度廠房之間必須由64條傳送帶聯系著（P-Bank位寬），每條傳送帶一次只能運送一個標準的貨物（1bit數據），而且一次至少要傳送64個標準貨物，這是它們之間的約定，倉庫基地必須滿足。上圖就是這樣的一個倉庫基地（P-Bank），它由4個大倉庫（內存芯片）組成，它們的規模都相當大，每個大倉庫為基地提供16條傳送帶（芯片位寬為16bit），總共加起來剛好就是64條。每個大倉庫里都有四個規模和結構相同的子倉庫（L-Bank），它們都被統一編了號。而子倉庫中有很多層（行），每層里又有很多的儲藏間（列），每個儲藏間可

39、以放置16個標準貨物，雖然子倉庫的規模很大，但每一層和每一個房間也都編好了號，而且每一層都有一個搬運工在值班。 為了與外界聯系方便，倉儲集團與調度室設置了專線電話，和一個國家一樣，每個倉庫基地有一個區號（片選），另外還有四個子倉庫號碼（L-Bank地址），是所有大倉庫共享的，一個號碼對應所有大倉庫中編號相同的子倉庫。而專線電話的數量也是四個，這樣可保證與某個子倉庫通話時不會妨礙給其他子倉庫打電話。在子倉庫的每層則設立分機給搬運工使用。子倉庫的樓下就是傳送帶，找到貨物把它扔到上面。但每個大倉庫只有一個傳送帶，也就是說同一時間內只能有一個子倉庫在工作。每個子倉庫都有一個自己的生產車間（讀出放大器）負責指定貨物的生產，并且每個大倉庫都有一個外運站（數據輸出寄存器）和寄存托運處（數據輸入寄存器與寫入驅動器）與傳送帶相連，前者負責貨物的輸出中轉，后者負責所接受貨物并寄存然后幫助搬運工運送到指定儲藏間。那么它是如何與調度廠房協同工作的呢？1、需求方有貨物請求了，這個請求發送到調度廠房，調度人員開根據貨主的要求給指定的子倉庫打電話