1、通過DFM實現設計技術與工藝節點的“對等演進”隨著半導體行業向45nm及更精微節點邁進，制造技術面臨著來自間距、遷移率、變異、漏電流和可靠性等多方面越來越大的挑戰。為使半導體線路圖能繼續以具成本效益的方式前行，設計技術為提供“對等演進(equivalent scaling)”正承受巨大壓力。 設計技術確實也在提供“對等演進”。傳統上，“經典”的演進/微縮指的是隨著每次工藝節點的進步，物理尺寸都相應縮小，但并沒對所用的基礎材料作任何改變?？匆豢窗雽w國際技術路線圖(ITRS)就可發現，這種類型的縮放在180nm“碰了壁”對所要求的技術沒有現成的解決方案。 當傳統微縮無能為力時，摩爾定律揭示的性能

2、、密度和成本的運行軌跡借助對等演進繼續著，也就是在不要求工藝技術作任何創新的前提下，主要通過降低功耗或加大密度的新設計技術來進行。通過利用對等演進，設計技術可“分擔”翻越半導體線路圖這堵墻的負擔。的確，設計技術有望從目前的硅工藝技術中“榨取”前所未有的巨大價值。 那剩下的還有哪些問題呢？保守地說，其中有一半涉及到工藝節點的功耗問題，另有1/3個屬于節點對應的面積問題，以及一些節點的性能價值問題。毫無疑問，這是重新進行研發和投資工具能得到高回報的所在。 工藝數據不是靈丹妙藥。在180nm及更先進工藝，制造要求相當直白，并包含在諸如每層的寬度和間距等設計規則中。只要遵守這些規則，設計師就可以對這些

3、芯片實現預期性能方面放心。但隨著每一新工藝節點的誕生，設計規則已變得愈加紛繁復雜，甚至互相沖突。 目前，設計師面臨著令人束手無策的摩爾定律斷言：在越來越厚的設計規則手冊中(通常不加任何說明的)一套完全“語境依賴(context-dependent)”的推薦規則的大爆炸。無晶圓半導體公司一直呼吁有詳盡的工藝信息以幫助分析和補償工藝復雜性和變異性。 但代工廠一直不愿意公開這一高度敏感和機密的信息， 既有出于競爭的考慮，還因為這種數據可能改變代工廠-無晶圓半導體公司合約的本質。想一想若代工廠必須簽約遵守能對設計進行優化的準確工藝統計，將會是怎樣一種情形！更壞的情況，尖端(bleeding-edge)

4、工藝模型在設計完成前，可能就已陳舊；另外，面向早期模型的設計優化可能在成熟工藝中實際上有害。 不同的關注點 近期，代工廠作出了妥協，以加密的形式提供某些工藝模型數據。但此舉帶來新的兩難境地：設計師現能接觸工藝信息，但他們用這些信息做什么？由對隨機摻雜波動引發的調制電壓(Vt)變異做出的統計或化學機械研磨模型又該如何影響設計師執行綜合、布局和布線的方式？現實地上，不會這樣。另外，不必定成為工藝專家的設計師有足夠的事令他們憂心忡忡。 我們不能期望芯片設計師和工藝工程師能轉眼就成為這兩個領域的通才另外，是否值得這樣做尚不一定。存在于設計和制造間的不同關注是一種事實，即使在集成器件制造商中也是如此，且

5、它還是代工廠-無晶圓公司模式得以維持的關鍵。 可制造性設計 隨著我們邁向65nm，參數故障也即芯片沒能滿足功耗和時序要求成為制約良率的主要因素。參數良率損耗在45nm及更精微節點繼續變得益發重要。在這種背景下，可制造性設計(DFM)有許多機會來銜接設計和工藝，并提供高價值的對等演進。 借助以前的“幾何DFM”或“以形狀為中心DFM”工具在制造性和良率方面取得的成功經驗已被焙煉為經典的良率改進(yield ramp)方法論?，F在，“電子DFM”方案以其兩位數的參數良率增益提供前所未有的最大潛能。 優化方案 如圖1所示，電子DFM是關于優化設計師和產品工程師所關注目標的：泄漏功耗、動態功耗、時序和

6、時序變異、工藝窗口、甚至可靠性。這種優化的驅動器由包含整個制造過程中物理和電子所有關聯信息的分析引擎組成。最后，“啟動按鈕”或實現優化目標的自由度包括對布局、走線和過孔、甚至每個晶體管尺度所做的改變。 圖1：電子DFM方案為銜接設計和制造提供了前所未有的好處。 在不遠的將來，電子DFM技術將越來越多配屬在設計實現流中。最終，將為終端客戶提供真正的“價值設計”能力，以最大化每片晶圓的效益。 如在圖4中所演示的，電子DFM方案是在三個基礎規則上構建起來的將設計要求納入制造；把制造認知帶給設計；可無需對設計流、設計簽收以及向制造或晶圓生產設備線遞付等環節做出重大改變就可工作在現有設計環境中。 圖4：

7、電子DFM的三條基本規則 電子DFM方案將特定設計信息考慮在內；其它方法則沒有。舉個簡單例子，諸如一個晶體管門等特征的實際印刷尺度因為步進光刻機圖象虛化(stepper defocus)會以一種決定于該特征模式環境的方式改變。圖2顯示，當在一個空疏區域(iso)實施隔絕時，一個器件的印刷尺度將與周遭包圍著其它器件的密致區域(dense)內的器件不同。 圖2：晶體管門長度的少許增加可顯著降低泄漏功耗和變異。 圖的左部顯示，若沒有這些關聯信息，則無法確定線寬是否會在正(positive)或負(negative)方向產生改變。在圖的右部，我們能發現，參數變異方向明顯地取決于線間距環境的“疏密”程度。

8、模式關聯認知電子DFM方案能利用該信息以推動制造性，因此能以期望的尺度印刷線寬。 兩個關鍵因素 在65nm節點，影響參數良率的最關鍵因素是泄漏功耗，它可占到整個芯片功耗的50%以上。在45nm，泄漏功耗可占整個芯片功耗的60%。更有甚者，因更低的工作電壓，用于控制65nm泄漏功耗的設計技術也許在45nm無能為力。在45nm，三Vt技術也許變得不太可行。 用于應對泄漏功耗和變異雙重挑戰的電子DFM方案包括諸如晶體管門長度偏置等技術，該技術在65nm可顯著降低漏電流，預期其在45nm會有更大作為。對設置不特別關鍵的晶體管的門長度實施積極偏置業已表明可顯著降低漏電流、降低漏電流變異性，并從總體上帶來

9、更高的參數良率。 圖3：將模式或間距背景考慮在內時，能更正確地預測由工藝窗口產生的變異。 單純以設計為中心或以制造為中心的觀點都不能使這種技術得以實現。芯片設計師也許驚異地發現，其功耗和時序要求，無需對晶圓生產設備線進行任何改動或調整就可被用于為每一設計度身定制一條制造線的確，為每個設計中的每只晶體管。工藝工程師可能會驚訝地發現，芯片設計師能利用可用的權屬或工藝裕量的便利以使工藝提供改善了的硅參數質量。 DFM為電子設計自動化和半導體行業提供了一個新契機。DFM要求代工廠及其客戶以一種新的方式攜起手來，創制一種更健康的新模式。 若DFM可將提供對等比例及降低成本的潛力發揮至極致，并接手以前設計-制造接口遺留下來的問題，那么，我