本科畢業設計(論文)基于FPGA的計時器的設計學院自動化學院專業電子信息科學與技術年級2009級(1)班取得學位學生名劉健忠教師譚指導北海2013年4月f型pga.a的定時器設計劉健忠自動化學院摘要隨著電子設計自動化技術和可編程邏輯器件的出現和快速發展，設計周期大幅縮短，同時系統成本也大幅降低，標準邏輯器件的組裝遠遠不能滿足這方面的要求。 Verilog HDL提供了一種高級電路描述語言方案，使復雜的電路可以通過Verilog HDL編輯器的電路組合方案簡單快速地達到設計標準。 Verilog HDL電路描述語言復蓋的范圍相當廣泛，適用于各級設計工程師的需求，因此Verilog HDL電路設計無疑是硬件設計工程師的必備工具。本系統是用Verilog寫的Altera DE2基礎的電話收費器。 該設計采用現場可編程邏輯器件FPGA設計，基于硬件描述語言Verilog HDL，用Altera公司的Quartus 軟件實現了仿真。 根據從電話局反饋的信號，此信號是預先設定的，撥號盤表示通話的種類、用戶的馀額、通話時間(包含秒數和分數)。 根據各通話類型的收費價格，當系統設定的馀額不足時，用戶無法打電話，當用戶的馀額低于指定金額時，系統發出警告信號警告用戶。 報警時間過長(1分鐘以上)時自動切斷通話信號。 當用戶終止呼叫時，系統將被清零。關鍵詞： Verilog、FPGA、通話信號、定時器Abstractwiththerapplicatiodeventofelectronicationandpromagelecomplementdeviceswhichys dthecostofthesystematthesametime.apparaently thease cdevicescannotmeettherequirementinthisregard.veriloghdlcanproviderhigh-levelcircuitdescriptionlanguage whichallowallscomplection itorcrectionsthesmethewallbymethedespecificationappro cricationdectionsrectionallograncecovarywiderange thectricationdesignofversthesystemisbasedonalterasade2writtenbyoverilogphonedevices.itisusedbyfieldprogationarryformagetaryforgapprogaticationveriloghdd lationodesingandalterasaquartusinsoftwareforemulation.acordirdingtotheficeforthetelephoneofficebacksignalwhichiactu ally pre -可攜式電話機digital pipe display type， uservandandphonecallduration (includingthenumberofsecondsorminutes ).dedependingtheirectiverpricesofeachcalltypeisedifferent 馀額小于指定金額的issuing a warning signal system，remindingtousers.whenthealarmtimeistoolong (more than1minutes ) 2222222222222222222222222關鍵字： verilog，FPGA，Calling signal，calculagraph目錄1緒論11.1課題研究的目的11.2國內外發展現狀11.3課題的主要技術路線22 FPGA技術與硬件描述語言32.1 FPGA簡介32.1.1可編程邏輯設備發展簡史32.1.2可編程邏輯器件的基本構成32.1.3可編程邏輯設備分類42.1.4 Altera Cyclone 系列設備介紹52.1.5 FPGA的開發流程52.2 FPGA設計方法62.3利用硬件描述語言(HDL )的硬件電路設計方法72.4 Verilog HDL語言的設計流程82.5 Quartus 概述及其設計過程112.5.1 Quartus 的概要112.5.2 Quartus 設計流程123系統總體設計143.1收費模塊介紹143.2預置模塊介紹153.3時鐘分頻模塊介紹153.4分割模塊介紹153.5數字編碼管理顯示模塊介紹163.6警告模塊介紹173.7邏輯資源使用情況174系統操作和分析184.1系統功能介紹184.2選擇通話類型和設定馀量204.3通話開始214.4通話結束22結論23參考文獻24謝謝25附錄A26附錄B27附錄C31附錄D32附錄e3附錄F35附錄G361引言1.1課題研究的目的鐘表計時器在當前應用中非常廣泛，近年來，隨著科技的進步和時代的發展，人們對鐘表的功能和精度提出了越來越高的要求，各種鐘表的設計也越來越重要。 秒表/時鐘定時器是在一個定時器中實現兩個基本功能的一個裝置。 廣泛應用于各種場所，同時小型、廉價、精度高、使用方便、功能多、集成容易，深受眾多消費者喜愛。 近年來，隨著計算機技術的快速發展，計算機也正式形成了通用計算機系統和嵌入式計算機系統兩個分支。 單片機作為最典型的嵌入式系統，由于其微小的體積和極低的成本，廣泛應用于家用電器、儀表、工業控制單元和通信產品，已成為現代電子系統中最重要的智能化工具。 同時數模電氣技術、微電子技術也得到迅速發展，出現了大量集成芯片，實現了許多簡單的功能取代了原來的模擬電路。 這樣利用單片機、集成芯片和電子電路就可以簡單設計，其中最典型、現在應用最多的是電子產品的設計。 本設計利用單片機技術將秒表和鐘表兩種計時器功能集成到一個計時器裝置中，實現計時器功能的集成化，使用方便。 本設計的一大特點是硬件設計采用實時時鐘芯片來實現計時，大大簡化硬件電路，使設計更加簡單。1.2國內外發展現狀在國外，電子計時器在集成電路發明后僅幾年就完成了技術的飛躍，經過激烈的市場競爭，現在的計時器技術相當成熟。 計時器逐漸遠離原來的“輔助計時器工具的功能定位”，向多功能化、可編程化的方向發展，在各個領域得到廣泛應用。國內也有利用定時器芯片開發新產品的廠家，但定時器技術的研究、定時器芯片的設計還在開始。 計時器的主要功能是“計時器”，也可以叫做“低速計時器”。 對于這樣的計時器，很多制造商只從事計時器的設計銷售業務。1.3課題的主要技術路線本次設計基于現場可編程邏輯器件FPGA設計，采用硬件描述語言Verilog HDL編程，用Altera公司的Quartus 軟件實現了仿真。 需要實現計時功能通過撥號開關輸入、撥號表顯示，達到運算目的。2 FPGA技術與硬件描述語言2.1 FPGA介紹2.1.1可編程邏輯器件的發展簡史隨著微電子設計技術和技術的發展，數字集成電路從電子管、晶體管、中小型集成電路、超大型集成電路向當今的專用集成電路(ASIC )發展。 ASIC的出現降低了產品的生產成本，提高了系統的可靠性，縮小了設計的物理大小，推進了社會的數字化。 但ASIC設計周期長，改版投資大，靈活性等缺陷制約了其應用范圍。 硬件工程師想要更靈活的設計方法，根據需要在實驗室設計、變更大型數字邏輯，開發、使用自己的ASIC，是提出可編程邏輯設備的基本思想。 可編程邏輯器件隨著微電子制造工藝的發展取得了很大進步。 可編程陣列邏輯(PAL )，其從初始就僅可存儲少量數據且完成了簡單的邏輯功能的可編程只讀存儲器(PROM )、紫外線可擦除只讀存儲器(EPROM )及電可擦除只讀存儲器(E2PROM )可完成大規模數字邏輯功能和通用陣列邏輯(GAL )，現在已經發展成能夠完成超大規模復雜組合邏輯和時序邏輯的復雜可編程邏輯器件(CPLD )和現場可編程門陣列(FPGA )。 隨著工藝技術的發展和市場需求，超大規模、高速、低功耗的新型FPGA/CPLD相繼問世。 下一代FPGA集成了中央處理器(CPU )或數字處理器(DSP )核心，在FPGA上進行硬件和軟件協同設計，為了實現片上可編程系統(SOPC、System On Programmable Chip )而強大的硬件2.1.2可編程邏輯設備的基本構成可編程邏輯器件的樹結構如圖2.1所示。 由輸入控制電路、and陣列或陣列和輸出控制電路構成。 在輸入控制電路中，輸入信號通過輸入緩沖單元生成每個輸入變量的原變量和反變量，作為and數組的輸入項目。 與門陣列由多個與門構成，輸入緩沖器單元提供的各輸入項選擇性地連接到各與門輸入端，各與門的輸出是部分輸入變量的乘積項。 每個and輸出是or陣列的輸入，并且or陣列的輸出是輸入變量的and或格式。 輸出控制電路通過三態門、寄存器等的電路，生成輸出信號，另一方面，作為反饋信號反饋給輸入端，實現更復雜的邏輯功能。 因此，可利用可編程邏輯裝置容易地實施各種邏輯功能。圖2.1可編程邏輯器件的樹結構2.1.3可編程邏輯器件的分類廣義上來說，可編程邏輯設備是指通過軟件手段變更、配置設備內部的連接結構和邏輯單元，從而完成規定的設計功能的數字集成電路。 目前常用的可編程邏輯器件主要有簡單邏輯陣列(PAL/GAL )、復雜可編程邏輯器件(CPLD )和現場可編程門陣列(FPGA )三種。1、PAL/GALPAL是可編程陣列邏輯的縮寫，可編程陣列邏輯。GAL是通用陣列邏輯的縮寫，是通用可編程陣列邏輯。 PAL/GAL是早期可編程邏輯器件的發展形式，其特征是基于E2CMOS過程，結構簡單，可編程邏輯單元多為and、or陣列，可編程邏輯單元密度低，只能用于一些簡單的數字邏輯電路。 雖然PAL/GAL密度低，但一出現就以低功耗、低成本、高可靠性、軟編程、反復變更等特點引起了數字電路領域的較大振動。 目前，復雜的邏輯電路是利用CPLD和FPGA完成的，但是對應于很多簡單的數字邏輯電路，GAL等簡單的可編程邏輯器件依然被大量使用。 目前國內外許多對成本敏感的設計使用了GAL等低成本可編程邏輯設備，越來越多的74系列邏輯電路被GAL取代。 GAL等設備發展近20年來，新一代GAL功能靈活，小型封裝、低成本、重復程序、應用靈活等特點仍然