《數字系統VHＤL設計》實驗指導書主編張廣忠丁黎明審核蔡靜之校對楊藝北方民族高校電氣信息工程學院二○○八年九月目錄ＴＯＣ\ｏ＂1-3”\ｕ第一章ＥＤA實驗系統使用說明……………。１§１-1GW４8-ＣＫ教學實驗系統原理與使用介紹…………１§1—２實驗電路結構圖………………6§1—３GＷ48-CＫ系統結構圖信號名與芯片引腳對比表………………….17其次章實驗項目………………21實驗一熟識ＭAX+PLＵＳⅡ設計環境…………21實驗二原理圖輸入設計８位加法器………2８實驗三簡潔組合和時序電路VHDＬ設計……………….．。36實驗四含有掌握信號的計數器ＶHＤL設計…………….。37實驗五數碼顯示電路的VHDＬ設計…….．38實驗六狀態機設計ADC08０9采樣掌握電路…………….４0附錄：實驗系統目標板上EＰF１０K1０LC８4管腳圖……43第一章EＤA實驗系統使用說明第一節GＷ４8—ＣＫ教學實驗系統原理與使用介紹一、GＷ4８－CK系統使用注意事項1、閑置不用GＷ48-CKEDA系統時，關閉電源，拔下電源插頭!２、在實驗中，當選中某種模式后,要按一下復位鍵,以使系統正式進入該模式工作.3、換目標芯片時要格外注意，不要插反或插錯，也不要帶電插拔，確信插對后才能開電源.其它接插口都可帶電插拔.4、若進行DＡC0８3２接口實驗，需自行供應－／+12V電源，接入時,請格外注意極性！5、系統板上的空插座是為單片機AT89C２０51籌備的，除非進行單片機與ＦＰGA/ＣＰLD的接口實驗和開發,平常在此座上不允許插有任何器件，以免與系統上的其它電路發生沖突。單片機與系統的連接情況可參閱以下的附圖2-13。該單片機和相應的編程器需自備或另購.６、對CPＬＤ（如１03２Ｅ/104８C、95108或71２8Ｓ等）下載時.最好將系統的電路“模式”切換到“ｂ"，以便使工作電壓盡可能接近5V。ＧＷ４8系統目標板插座引腳信號圖７、最好通過對ＰC機的CMOS的設置，將打印機口的輸入輸出模式改成“EPP"模式。二、系統工作原理附表1—１在線編程坐各引腳與不同ＰLD公司器件編程下載接口說明ＰＬＤ公司LAＴＴICEAＬTＥRＡ/ATMELＸＩLINXVANTＩS編程座引腳IｓpＬSIＣＰＬDFPGＡCＰＬDＦPGＡCPLDTCＫ（1)SCＬKＴCＫＤCLKTCKCCＬＫTCKTDＯ（３）MＯＤETDＯＣＯＮF_ＤＯＮＥTDＯDOＮEＴＭSTＭS(5)ISＰENTMSnＣONFIGTＭS/ＰＲＯＧRＡMＥＮABLEnSTA(7）ＳDＯｎSＴATUＳＴDＯTDI（9）SＤITDIDＡTＡ0TＤIDIＮＴDＩＳEL0GNＤVＣC＊VCC＊ＧNＤＧＮDＶCＣ＊SEL1GＮDＶＣＣ＊ＶCC＊VCＣ＊VCC＊GND注：VＣC旁的*號對混合電壓FPGＡ/CPLＤ,應該是VCCＩＯ附圖１-1為GＷ4８-CＫ型ＥDA實驗開發系統的功能結構模塊圖,附圖1—2為其板面結構圖功能結構模塊圖.圖中所示的各主要功能模塊對應于附圖1-1的器件位置恰好處于目標芯片適配座B2的下方,由一微掌握器擔當。其各模塊的功能分述如下(這部分內容可選看或不看）:(1)BL1:實驗或開發所需的各類基本信號發生模塊。其中包括最多至8通道的單次脈沖信號發生器、凹凸電平信號發生器、BCＤ碼或16進制碼(８4２１碼)信號發生器。全部這些信號的發生主要由BL６主控單元產生，并受控于系統板上的8個掌握鍵。（2）BＬ５：CPLＤ／FＰGＡ輸出信息顯示模塊,其中包括直通非譯碼顯示、BCＤ七段譯碼顯示、1６進制全碼七段譯碼顯示、兩組８位發光管顯示、１6進制輸入信號顯示指示、聲響信號指示等。同樣，全部這些顯示形式及形式的變換皆由BＬ6轉換和獨立掌握。附圖1－1、GW４８實驗/開發系統功能結構圖(３）在BL６的監控程序中支配了多達１２種形式各異的信息矢量分布,即“電路重構軟配置”。由此可見,雖然ＧW48系統從硬件結構上看，是一個完全固定下來的實驗系統，但其功能結構卻等同于１２套實驗接口迥異的實驗系統(參見其次節）。（4）ＢＬ3:此模塊主要是由一目標芯片適配座以及上面的CPＬD／FPGA目標芯片和編程下載電路構成。通過更換目標板,就能對多種目標芯片進行實驗。（5)BL６使GW４8系統的應用結構靈敏多變,實際應用中,該模塊自動讀取ＢＬ7的選擇信息，以確定信息矢量分布.實驗前,可依據實驗類型，以及所需的CPLＤ/FPＧＡ目標芯片的I/Ｏ接口位置,從1４張實驗電路結構圖（其次節)中找到相適應的實驗系統功能結構，并將該圖的編號鍵入BL7，系統即刻進入了所需要的接口和實驗模式.三、ＧW4８-CＫ系統主板結構與使用方法附圖1-２為ＧＷ4８-CK型EDＡ實驗開發系統的主板結構圖,該系統的實驗電路結構是可控的。即可通過掌握接口鍵SW9，使之轉變連接方式以適應不同的實驗需要。因而,從物理結構上看,實驗板的電路結構是固定的,但其內部的信息流在主控器的掌握下,電路結構將發生變化。這種“電路重構軟配置”設計方案的目的有3個：1。適應更多的實驗與開發項目；2.適應更多的PLD公司的器件；3.適應更多的不同封裝的FPGＡ和ＣPＬD器件。系統板面主要部件及其使用方法說明如下(請參看附圖１—２)：（1）ＳW9：按動該鍵能使實驗板產生12種不同的實驗電路結構。這些結構如其次節的1４張實驗電路結構圖所示。例如選擇了“NＯ．3”圖，須按動系統板上的SW９鍵，直至數碼管ＳWG9顯示“3”,于是系統即進入了NＯ.3圖所示的實驗電路結構。（２）B2：這是一塊插于主系統板上的目標芯片適配座。對于不同的目標芯片可配不同的適配座。可用的目標芯片包括目前世界上最大的六家FPGA/CPLD廠商幾乎全部CＰＬD和FPＧＡ。第三節的表中已列出多種芯片對系統板引腳的對應關系，以利在實驗時常常查用。（３）Ｊ3B／J３A:如果僅是作為教學實驗之用，系統板上的目標芯片適配座無須拔下，但如果要進行應用系統開發、產品開發、電子設計競賽等開發實踐活動，在系統板上完成初步仿真設計后,就有必要將連有目標芯片的適配座拔下插在自己的應用系統上（如GWＤＶP板)進行調試測試.為了避開由于需要更新設計程序和編程下載而反復插拔目標芯片適配座，GW48系統設置了一對在線編程下載接口座:J3A和J3B.此接口插座可適用于不同的FＰGA／ＣPLＤ(注意，1、此接口僅適用于5V工作電源的FＰGA和CPＬＤ;2、5V工作電源必須由被下載系統供應）的配置和編程下載。對于低壓FＰGＡ/ＣＰLD,（如ＥＰ1Ｋ30/５0／100、EＰF1０Ｋ３0E等，都是2.5V器件）,下載接口座必須是另一座：ByteBｌastｅrＭV。（4）混合工作電壓使用：對于低壓FPGA/CPLD目標器件，在GW48系統上的設計方法與使用方法完全與５Ｖ器件全都，只是要對主板的跳線作一選擇：附圖1－2GＷ４8－CK實驗開發系統的板面結構圖跳線JＶ2對芯核電壓２。5V或１。８V作選擇；跳線JＶCＣ對芯片I/O電壓3。3V（VCCIO）或5Ｖ（VＣC)作選擇,對5Ｖ器件，必須選“VCＣ"。例如，若系統上插的目標器件是ＥP1K30/５0／100或EPF１０Ｋ3０Ｅ/5０E等，要求將主板上的跳線座“ＪVＣＣ”短路帽插向“ＶCＣIO”一端;將跳線座“JV2"短路帽插向“＋２。５V”一端(如果是５Ｖ器件,跳線應插向“ＶCC”）。(5）J2:此接口通過下載線與微機的打印機口相連。來自ＰC機的下載掌握信號和CPＬD/FPGＡ的目標碼將通過Ｊ2口，完成對B２上的目標芯片的編程下載。編程電路模塊能自動識別不同的ＣＰLD/FPＧＡ芯片，并作出相應的下載適配操作。(６）鍵1~鍵8:為實驗信號掌握鍵，它在每一張電路圖中的功能及其與主系統的連接方式隨SW９的模式選擇而變,使用中需參照其次節中的電路圖。（７）數碼管1~8/發光管D1～Ｄ16:它們的連線形式也需參照其次節的電路圖。（8)JP１A／JＰ1Ｂ／ＪP1C:為時鐘頻率選擇模塊。通過短路帽的不同接插方式，使目標芯片獲得不同的時鐘頻率信號。對于JＰ1Ｃ，同時只能插一個短路帽，以便選擇輸向“CLOCK０”的一種頻率.由于CＬOCK０可選的頻率比較多,所以比較適合于目標芯片對信號頻率或周期測量等設計項目的信號輸入端.ＪP1B分三個頻率源組，即如系統板所示的“高頻組”、“中頻組”和“低頻組”.它們分別對應三組時鐘輸入端。例如，將三個短路帽分別插于JP1B座的2Ｈz、1０２4Hｚ和1２ＭHz;而另三個短路帽分別插于ＪP1A座的CＬOCK4、CLOCK7和CLＯCＫ8，這時，輸向目標芯片的三個引腳:CLＯＣＫ4、ＣLＯCＫ7和CLOCＫ8分別獲得上述三個信號頻率。需要格外注意的是,每一組頻率源及其對應時鐘輸入端,分別只能插一個短路帽.也就是說，通過ＪP１A/B的組合頻率選擇,最多只能供應三個時鐘頻率。(９)S1：目標芯片的聲訊輸出，可以通過在JP1Ｂ最上端是否插短路帽來選擇是否將喇叭接到目標芯片的“SPEAKER”口上,即PIＯ50.通過此口可以進行奏樂或了解信號的頻率。(10)J７：為PS/2接口。通過此接口,可以將PC機的鍵盤或鼠標與ＧW48系統的目標芯片相連,從而完成PS/2通信與掌握方面的接口實驗.連接方式參見電路結構“NＯ.5B”。（1１）Ｊ6:為VGA視頻接口,通過它可完成目標芯片對VGA顯示器的掌握。(１２）單片機接口器件：它與目標板的連接方式也已標于主系統板上：連接方式可參見第２節的“實驗電路結構ＮO.5B”.注意：平常不能插單片機,以防沖突。(13）Ｊ８：為RS－２３2串行通訊接口。此接口電路是為單片機與ＰＣ機通訊籌備的,由此可以使PＣ機、單片機、FＰＧA／CPＬD三者實現雙向通信.當目標板上FＰGA/CPLＤ器件需要直接與PC機進行串行通訊時，可參見實驗電路結構圖NO.5B，將標有“JMCＵ”處的兩個插座的短路帽同時向右插，以使單片機的P3.０和P３。1分別與目標芯片的ＰIO31和PIO30相接。而當需要使PＣ機的RS2３2串行接口與單片機的Ｐ３。０和P3。１口相接時，則應將標有“JMＣＵ”處的兩個插座的短路帽同時向左插（平常不用時也應保持這個位置).（１４）AOUT/JＰ2：利用此電路模塊，可以完成FＰＧＡ/CPLD目標芯片與D／A轉換器的接口實驗或相應的開發。它們之間的連接方式可參閱其次節的“實驗電路結構ＮO．５Ｃ":D／Ａ的模擬信號的輸出接口是“ＡOUＴ"。JP2為轉換方式和輸出方式選擇座。如系統板于JP2處所示:1、當短路“Ｄ/Ａ鎖存”時，則D／Ａ的信號WR將受PIＯ３６信號的掌握，完成數據鎖存的輸入方式;2、當短路“Ｄ/A直通”，則D/A的信號ＷR不受PIO3６信號的掌握,數據將直通輸入;3、當短路“0to+5”時，D/Ａ的模擬輸出幅度處于0至+12Ｖ間；4、當短路“－5to+5”時,D/A的模擬輸出幅度處于-1２V至+1２V間;5、當分別短路“濾波0”與“濾波1"時，D/A的模擬輸出將獲得不同程度的濾波效果。另外須注意,進行Ｄ／A接口實驗時，需要接上正負１2伏工作電源,插座在主板的左上角，請注意極性。（15)ＡDＣ０８０9／AIN0/ＡIN1：外界模擬信號可以分別通過系統板左下側的兩個輸入端“AIN0"和“AＩN1”進入A/D轉換器AＤC080９的輸入通道ＩN０和IN1，ＡDC08０９與目標芯片直接相連。通過適當設計,目標芯片可以完成對ADＣ０８0９的工作方式確定、輸入端口選擇、數據采集與處理等全部掌握工作,并可通過系統板供應的譯碼顯示電路，將測得的結果顯示出來。此項實驗首先需參閱其次節的“實驗電路結構NO.5Ａ”有關080９與目標芯片的接口方式,同時了解系統板上的接插方法以及有關08０9工作時序和引腳信號功能方面的資料.注意：不用０809時,需將左下角ＪP2的“A/D禁止”用短路帽短接.（16)JP2（左下角座）：若將插座ＪＰ２的“Ａ/D使能”短路、“Ａ／Ｄ禁止"開路,則將ＥＮABLE（9）與ＰＩＯ３5相接；若使“A/Ｄ使能”開路、“A/D禁止”短路，則使EＮＡBLＥ（9）０,表示禁止0８09工作,使它的全部輸出端為高阻態.若將插座JＰ2的“轉換結束”短路，則使ＥOC(７）PIO36，由此可使目標芯片對ＡDC0８09的轉換狀態進行測控。(１7)VＲ１/AIN１:VR1電位器，通過它可以產生0V～+５V幅度可調的電壓。其輸入口是0809的ＩN1（與外接口AＩＮ1相連，但當AIN１插入外輸入插頭時，ＶR1將與IN1自動斷開）。若利用VR1產生被測電壓，則需使0８09的2５腳置高電平，即選擇IＮ１通道.（18)ＡD574A：就一般的工業應用來說,ＡD５７4A屬高速高精度Ａ/Ｄ器件，應用十分廣泛。系統所附的AD5７４Ａ插座已接成雙極性輸入方式，信號輸入口是AIＮ0.ＡD５7４A內置10Ｖ精密參考電壓源，輸入采樣電壓范圍是-10V～+1０V，精度１２位,最高位是符號位，轉換速度20us(AD574）或10us（AD1674）。接線方式如下表所示:附表1—2GＷ48－C系統上ＡＤ57４/１6７4引腳端口與目標器件引腳連接對比表AＤ５７4端口DＢ0DＢ1DB2ＤB３DB4DＢ5DB6ＤＢ7ＤＢ8目標芯片引腳PIO１6ＰＩO１7PＩO18PIＯ1９ＰＩO２0PIＯ21PＩO22PＩO２3ＰIO40AD5７４端口DB9DＢ10DB1１12/8ＣSA0Ｒ/CCＥＳTＡTＵS目標芯片引腳PＩO41PIO４2PIO43PＩO3４PIO37PＩＯ36ＰIＯ３5VCC/ＧNDＰIO33使用時,需將系統板上的兩個3針座J10／J11短路帽靠右插,以使PＩＯ3３與ＳＴＡTＵS(PＩN2８)及AＤ57４的CＥ(PＩN６)與VCＣ相接。注意:1、使用AD５７4時要接正負12V電壓；2、不用AD５7４時應將J10/J11的短路帽都靠左插。(19）AIN0的特殊用法:系統板上設置了一個比較器電路，主要以LＭ31１組成。若與D／A電路相結合，可以將目標器件設計成逐次比較型A/Ｄ變換器的掌握器件。(20)SW10:系統復位鍵。此鍵是系統板上負責監控的微處理器的復位掌握鍵,同時也與接口單片機ＡT8９C２0５１的復位端相連.因此,可兼作單片機的復位鍵.(21）JＳ5／JＳ６：系統板硬件升級備用跳線插座，當需要硬件升級時,有關商家會通知接插方式和使用方法.（２2）J4：電源輸出插座，供實驗之用。(２３)CＯＮ1/2:目標芯片適配座Ｂ2的插座，在目標板的下方。兩條插座的80個插針的連接信號如附圖1—1B所示，此圖為用戶對此實驗開發系統作二次開發供應了條件。此二座的位置設置方式和各端口的信號定義方式與綜合電子設計競賽開發板GWDＶＰ完全兼容！！！舉例說明：若通過鍵SW9選中了“實驗電路結構圖NO。1”,這時的ＧＷ4８系統板所具有的接口方式變為：ＦPGＡ／CPLD端口ＰI/O3１～28、27～２4、23～2０和19～１６，共4組4位二進制I/Ｏ端口分別通過一個全譯碼型的7段譯碼器輸向系統板的７段數碼顯示器。這樣,如果有數據從上述任一組四位輸出,就能在數碼顯示器上顯示出相應的數值,其數值對應范圍為：FPGA/CＰLD輸出0０0０00０100１０…1100１１0１111０1111數碼管顯示01２…ＣＤEF端口I/O3２～３9分別與8個發光二極管Ｄ8～Ｄ1相連，可作輸出顯示,高電平亮。還可分別通過鍵8和鍵7,發出凹凸電平輸出信號進入端口I/0４９和4８;鍵控輸出的凹凸電平由鍵前方的發光二極管D1６和D1５顯示，高電平輸出為亮.此外，可通過按動鍵4至鍵1,分別向FPGＡ/CPLD的ＰIＯ0～ＰIＯ1５輸入４位16進制碼。每按一次鍵將遞增1，其序列為1，2,…9,A,…F。注意，對于不同的目標芯片,其引腳的I／O標號數一般是同GW４8系統接口電路的ＰIO標號是全都的,但簡略引腳號是不同的。而在規律設計中引腳的鎖定數必須是該芯片的簡略的引腳號。(24)GＷ48-ＣＫ系統板上接口器件(座）和跳線使用方法參考其次節。其次節實驗電路結構圖1。實驗電路信號資源符號圖說明結合附圖１－３，以下對實驗電路結構圖中消滅的信號資源符號功能作出一些說明:(1）附圖1－3a是16進制7段全譯碼器，它有7位輸出,分別接7段數碼管的7個顯示輸入端:a、b、c、d、e、f和g;它的輸入端為Ｄ、C、B、A，Ｄ為最高位,A為最低位。例如,若所標輸入的口線為PIO１９～16，表示ＰIO1９接D、18接C、1７接Ｂ、１６接Ａ.(２）附圖１—3ｂ是凹凸電平發生器，每按鍵一次，輸出電平由高到低、或由低到高變化一次，且輸出為高電平常，所按鍵對應的發光管變亮,反之不亮。（3）附圖１—3c是16進制碼（８4２１碼）發生器，由對應的鍵掌握輸出４位2進制構成的１位16進制碼，數的范圍是0000~１１１１,即^H０至＾ＨＦ。每按鍵一次，輸出遞增1,輸出進入目標芯片的４位2進制數將顯示在該鍵對應的數碼管上。（4)直接與7段數碼管相連的連接方式的設置是為了便于對7段顯示譯碼器的設計學習。以圖NO。2為例,如圖所標“ＰIO４6—PIＯ4０接g、ｆ、ｅ、ｄ、c、b、a"表示PＩO4６、PIＯ45．．ＰＩO4０分別與數碼管的7段輸入g、f、e、d、ｃ、ｂ、a相接。附圖1-３實驗電路信號資源符號圖(5）附圖１—３d是單次脈沖發生器.每按一次鍵,輸出一個脈沖,與此鍵對應的發光管也會閃亮一次，時間2０ｍs。(6)實驗電路結構圖NO．5、NＯ．５A、ＮＯ.５B、NＯ。5C和NＯ.5Ｄ是同一種電路結構，只不過是為了清楚起見,將不同的接口方式分別畫出而已。由此可見,它們的接線有一些是重合的，因此只能分別進行實驗,而實驗電路結構圖模式都選“5”。（７）附圖1-3e是琴鍵式信號發生器,當按下鍵時，輸出為高電平，對應的發光管發亮；當松開鍵時,輸出為高電平,此鍵的功能可用于手動掌握脈沖的寬度.具有琴鍵式信號發生器的實驗結構圖是NO.３.各實驗電路結構圖特點與適用范圍簡述附圖1—4實驗電路結構圖NＯ.0（１)結構圖ＮO．0:目標芯片的PＩO19至PＩO４4共８組4位2進制碼輸出，經７段譯碼器可顯示于實驗系統上的8個數碼管.鍵1和鍵2可分別輸出2個四位2進制碼。一方面這四位碼輸入目標芯片的PIO１1～ＰIO8和ＰＩＯ15~PＩＯ１2，另一方面,可以觀察發光管Ｄ1至D8來了解輸入的數值。例如,當鍵1掌握輸入ＰＩO1１~ＰIO８的數為^HA時，則發光管D4和D２亮,D３和D1滅。電路的鍵8至鍵３分別掌握一個凹凸電平信號發生器向目標芯片的ＰIO７至PIＯ2輸入高電平或低電平，揚聲器接在“SＰＥAKEＲ"上,簡略接在哪一引腳要看目標芯片的類型。如目標芯片為FLＥX１0Ｋ１0，則揚聲器接在“3”引腳上.目標芯片的時時鐘輸入未在圖上標出。例如,目標芯片為ＸＣ9５1０8，則輸入此芯片的時鐘信號有ＣLOCK0至ＣLOCK1０,共11個可選的輸入端,對應的引腳為６５至8０。此電路可用于設計頻率計，周期計，計數器等.附圖1—5實驗電路結構圖NO。1(2)結構圖ＮO.１:適用于作加法器、減法器、比較器或乘法器.如欲設計加法器,可利用鍵４和鍵3輸入8位加數;鍵2和鍵1輸入8位被加數，輸入的加數和被加數將顯示于對應的數碼管4-1，相加的和顯示于數碼管６和5;可令鍵８掌握此加法器的最低位進位。附圖1-6實驗電路結構圖NO。2(３)結構圖NO.2：可用于作ＶGA視頻接口規律設計，或使用4個數碼管8－數碼管5作７段顯示譯碼方面的實驗。附圖１-7實驗電路結構圖NO．3（4）結構圖ＮＯ.3:特點是有8個琴鍵式鍵控發生器，可用于設計八音琴等電路系統。附圖1—8實驗電路結構圖ＮＯ．４(5)結構圖NO。4：適合于設計移位寄存器、環形計數器等。電路特點是，當在所設計的規律中有串行2進制數從PＩO10輸出時,若利用鍵7作為串行輸出時鐘信號，則ＰＩO10的串行輸出數碼可以在發光管D８至Ｄ1上逐位顯示出來,這能很直觀地看到串出的數值。附圖１—9實驗電路結構圖NO。６(6)結構圖NＯ．6:此電路與NＯ.2相像,但增加了兩個4位2進制數發生器,數值分別輸入目標芯片的ＰIO7～ＰIO4和ＰIO3～PIO0。例如，當按鍵２時，輸入PＩＯ７~PIO4的數值將顯示于對應的數碼管２,以便了解輸入的數值。附圖１－10實驗電路結構圖NO。7（７）結構圖NO．７：此電路適合于設計時鐘、定時器、秒表等。由于可利用鍵８和鍵５分別掌握時鐘的清零和設置時間的使能;利用鍵７、5和１進行時、分、秒的設置。附圖1－11實驗電路結構圖NＯ。８(8）結構圖ＮO.８:此電路適用于作并進/串出或串進/并出等工作方式的寄存器、序列檢測器、密碼鎖等規律設計。它的特點是利用鍵２、鍵1能序置8位2進制數,而鍵6能發出串行輸入脈沖,每按鍵一次,即發一個單脈沖,則此8位序置數的高位在前，向PIＯ10串行輸入一位,同時能從D8至D1的發光管上看到串形左移的數據,十分形象直觀。附圖1—1２實驗電路結構圖NO。9（9）結構圖NＯ。9：若欲驗證交通燈掌握等類似的規律電路，可選此電路結構。附圖１-13實驗電路結構圖ＮＯ。5（10）結構圖ＮＯ．5:特點有3個單次脈沖發生器.附圖1-１４實驗電路結構圖NO.5Ａ(1１)結構圖ＮO．5A：此電路即為NO．５,可用于完成A/Ｄ轉換方面的實驗.附圖１-1５實驗電路結構圖NO．5Ｂ（1２）結構圖ＮＯ.5B：此電路可用于單片機接口規律方面的設計,以及ＰS／2鍵盤接口方面的規律設計(平常不要把單片機接上,以防口線沖突）。附圖1-１6實驗電路結構圖NO.B附圖1-1７實驗電路結構圖NＯ.5C(13)結構圖NO.5C：可用于Ｄ／A轉換接口實驗和比較器ＬM311的掌握實驗。附圖1-18實驗電路結構圖NO。5Ｄ（14）結構圖ＮＯ。5Ｄ:可用于串行A/D、D/A及ＥＥPRＯM的接口實驗。在系統板上，圖中所列的6類器件只供應了對應的接口座,用戶可依據簡略使用的需要,自行購買插入，但必須注意：這六種器件以及系統板上的0809在與目標FＰGA/ＣＰLD的接口上有復用,因此不能將他們同時都插在系統板上,應依據需要和接線情況分別插上需要的Ａ/D和D/A芯片對,簡略情況可參閱結構圖NO.5Ａ和NＯ.5D。（1５）當系統上的“模式指示"數碼管顯示“A”時,系統將變成一臺頻率計,數碼管8將顯示“F"，“數碼6”至“數碼1”顯示頻率值，最低位單位是Ｈｚ。測頻輸入端為系統板右下角的JP1B插座.可利用的接口器件有以下6類,它們與系統板上的ＦPGA/ＣPLD的接口如附圖１-1８所示：1、9３ＣXＸ系列串行EＥPROM;２、2４CXX系列串行EEＰROＭ；3、TLC5４9串行A/D器件，兩針座“ADＣC”一端接地，另一端接此器件的模擬輸入“AIN",其參考電壓輸入由跳線座“JSL”掌握，短接“ＲＥFI",獲得ＶCC的分壓，約2．５Ｖ,若短接“RＥFO”，則由外部獲得參考電壓，此電壓輸入端是六針座“DACＣ"的“ＲEFIN”端.注意，此端口也是TＬＣ５620的外部參考電壓輸入端；4、高速串行A/D器件AＤＣ0803１,三針座“8031"的一端接地,另兩端分別接差分模擬信號輸入“VＩN+"和“VIＮ-”。其參考信號電壓輸入由三針跳線座“JTL”分別可選２．5V和VＣC,注意，此跳線座也決定ＴＬV15７2的參考電壓輸入;５、超高速串行A/Ｄ器件ＴLV15７2，其模擬信號輸入端為“JAＶ”；6、串行D/A器件TＬC5６２０，其4通道模擬信號輸出端為“DAＣC",參考信號與ＴＬＣ5４9相同。第三節GＷ4８—ＣＫ系統結構圖信號名與芯片引腳對比表（表中黑體部分為目標芯片信號名與管腳對比)結構圖上的信號名ispLSＩ１03２E-ＰＬＣC84iｓpLSI１0４8E—PQFP128ＦLEＸEPF10Ｋ10－ＰＬCC８4XCS05/XCＳ１0-PLCC84ＥPM7128Ｓ—PL8４ＥPM7160Ｓ-PL84引腳號引腳名稱引腳號引腳名稱引腳號引腳名稱引腳號引腳名稱引腳號引腳名稱PIO02６I/O021Ｉ/Ｏ０5Ｉ/Ｏ0３I／O０４Ｉ/O0PIO12７Ｉ/Ｏ１２２I／O16I/Ｏ14I/Ｏ15I／O1PIO228I/O22３I/O27I/O25Ｉ/O2６Ｉ/Ｏ2PIO3２9Ｉ/O324I/O3８I/Ｏ３6I/Ｏ3８I/O3PＩO430Ｉ/Ｏ４25I/O49Ｉ/O47Ｉ/O４９I／Ｏ４PＩO５31I/O5２６Ｉ／Ｏ51０I／Ｏ58I／O５１0Ｉ／O5PIO632I/O６27I/Ｏ6１1Ｉ/O69Ｉ/O６1１I/Ｏ6PIＯ７3３I/Ｏ72８I/O71６I/O710I/Ｏ７12Ｉ/Ｏ７PIO8３４Ｉ/O829I/Ｏ８1７I/Ｏ8１3I/O8１５I/O8ＰＩO935I/O９30I/O９18I/O914I／Ｏ9１6I／Ｏ9PＩＯ10３6I/O１０31I／O１0１9I/O1０1５Ｉ／O１０17I/O１０ＰIO113７Ｉ/O1１32I／O1121I/O１１1６I／O１11８I/Ｏ11PIO1238I／O1234I／Ｏ12２2I/O1２1７I/O122０I／Ｏ12PＩO1３39Ｉ/Ｏ1335Ｉ/O１3２3I/O1３18I/O１3２1I/O１3PＩO1440I/O1436I／Ｏ1424I／O1419Ｉ/O１４２２I/O1４PＩＯ154１I/O15３７I/O１５２5I／Ｏ1520I/O15２４I/O15PＩO1645I/O1６38I/Ｏ1627I/O１６23I/O１62５I/O16PIO１746I／O１739Ｉ/O１7２8I／Ｏ１７24Ｉ/O１7２7Ｉ/O１7ＰIO1847I/Ｏ１8４０I／Ｏ１８29I/O182５Ｉ／Ｏ1８28I/Ｏ1８PIO1９48I/O19４1I/O１９30I/O19２６I/O１9２9I／O1９ＰIＯ2０４９I/Ｏ２042I／O2035I／O２０２７Ｉ／O2０3０Ｉ/O2０PＩＯ２150I／Ｏ２1４３I/Ｏ213６I/O21２8Ｉ／O21３1I/O21ＰIO2251Ｉ/Ｏ2２４４Ｉ/Ｏ２2３7Ｉ/O22２９I/O2233I/Ｏ22PＩO2352I/O2３４5I/Ｏ２３38I/O23３5I/O２3３4I/O23PIO2４53I/Ｏ2452I/O２４3９Ｉ/O24３６Ｉ/O2４35I／Ｏ２4PIO2554I/O25５3I/O２547I/O2５37I／O25３6I／O2５ＰＩO2655I/O２654I／O2648Ｉ/O２638I/O2６３7I／Ｏ2６ＰIＯ2756I／O275５I/O2749I/O２７３9Ｉ／O2739Ｉ/O27PIＯ２85７I／O28５6I／Ｏ2850I/O２８40Ｉ／O２8４0I/O28PIO２958I／O2957Ｉ/Ｏ295１I/Ｏ2９4１I／O294１I/O29PＩO３０59I／O３０58I／O3052I/O3044I/O3044I/O３0PIO316０I／O31５9I／O3１53I/O31４５Ｉ／Ｏ3１4５Ｉ／Ｏ3１ＰIO３２6８I/O３26０Ｉ/O3254Ｉ/O324６I/O３246Ｉ／O3２ＰＩO３３69I/O33６1I/Ｏ３３５８I／O３3４7I/Ｏ3３48Ｉ／Ｏ33PIO３４70I/O346２I／O34５9Ｉ/O３448Ｉ／O3449I／O３４ＰIO3５７１Ｉ/O３5６３I/O35６0I/Ｏ3549Ｉ/Ｏ355０Ｉ/O３5ＰＩO367２Ｉ／O3６６6I/O３６6１I/O365０I／O3６51I/O36PＩO37７3I／Ｏ37６7Ｉ/Ｏ３762I/O3751Ｉ/O３７52Ｉ／Ｏ3７PIO３8７４Ｉ/O3８68I/O38６４I／O3８56I／O３854I/Ｏ３８ＰIＯ3９75I/Ｏ３9６9I/O３９６5I/O３957I/O39５5I/Ｏ3９PIO４076I／O407０I/Ｏ40６6I／O405８I/O４０56I/O40PIＯ41７7Ｉ/O４１71I/O４１67I/Ｏ4１５9Ｉ/Ｏ４15７Ｉ／O41ＰＩO４２7８I／O4272Ｉ/Ｏ４27０Ｉ/O４２60I/O４2５８I/O4２PIO4３7９Ｉ/O437３I/Ｏ４3７1I/O4３61I/Ｏ436０Ｉ/O43PIO４4８0Ｉ／Ｏ447４Ｉ／O4472Ｉ/Ｏ4462I/O44６1Ｉ/O４４ＰIO4581I/Ｏ４5７５Ｉ/O457３I/Ｏ４56５I/O4５63Ｉ/O4５PＩO４682I／O４676Ｉ/O4678Ｉ/Ｏ4666I／O46６4I/Ｏ4６PIO4783I/O4７77I／O4７７9Ｉ／O４7６７I/O４765I/Ｏ47ＰIＯ483I/O4８８５I/O4８８０I/Ｏ4８６8I／O48６7Ｉ/O4８ＰIO４９4I/Ｏ４9８6I/Ｏ4９８1I/O4９６９I／O4968I/Ｏ４９SPＫEＲ５I/O５087I/Ｏ503CLRn７0Ｉ/Ｏ5081Ｉ/O59ＣLＯCK06I/Ｏ5１8８I/O5１２IＮ1７2I/O52結構圖上的信號名isｐLSI1０32E－PＬCＣ84isｐLSI１０４8Ｅ－PLCC8４FLEXＥPF１0K１0—PLCC８4ＸCS０５/ＸCS１0－PLCC84EPＭ7128Ｓ－PＬ8４EPＭ7160Ｓ-PＬ８4引腳號引腳名稱引腳號引腳名稱引腳號引腳名稱引腳號引腳名稱引腳號引腳名稱CLＯCＫ0６I/O５１８8I/O５１2IN17２I/Ｏ５2ＣＬOＣK１６６Ｙ18３Ｙ142IN2７7I/Ｏ5３6９Ｉ／O50CLＯCK27I/O52８9I/Ｏ524３GCK2７8I/Ｏ54７０I／O51CＬOＣK3８I／Ｏ5３９０I／O534４IN３79I/O5５７３Ｉ／O５2CLOＣK49I/Ｏ54９1I/O5480I／O５６74Ｉ/Ｏ5３CLOCＫ563Y2８0Y283ＯE８1I/O5775I/O5４CＬOCK6１０Ｉ/Ｏ5５92I/O５582I/O58７６I／Ｏ5５ＣＬOＣK７1１I／O５６93I/O５6７9Ｉ／O57CLＯCＫ862Y3７９Ｙ３８4IN４83I/O5980I／O5８CＬOCK91２I／O５79４Ｉ/O５7１GCＫ1８４Ｉ/Ｏ60８3ＩN1CＬＯCＫ1013Ｉ/O５895Ｉ／Ｏ5８２IN４＊**＊*＊＊＊*＊*＊*＊*＊*＊＊＊＊**＊＊**＊***＊＊*＊*＊＊**＊*＊＊＊＊*****其次章實驗項目實驗一熟識MAＸＰLＵSⅡ設計環境（驗證性實驗）一、實驗目的了解MＡX+PLUSⅡ開發集成環境的輸入編輯器、HＤL綜合器、仿真器、適配器和下載器，熟識EＤA設計流程.二、實驗內容熟識ＭAXPLUSⅡ操作界面和基本操作步驟.三、實驗儀器與器材GＷ4８－CK實驗箱和ＰC機.四、實驗基本原理MAX+ｐlｕsIＩ界面友好，使用便捷，被譽為業界最易用易學的ＥDＡ軟件。ＭAX+pluｓIＩ支持原理圖、VHDL和Verｉloｇ語言文本文件,以及波形與ＥDＩＦ等格式的文件作為設計輸入，并支持這些文件的任意混合設計.MＡＸ+pluｓII具有門級仿真器,可以進行功能仿真和時序仿真，能夠產生精確的仿真結果.在適配之后，MＡX+pｌusIＩ生成供時序仿真用的EDＩF、ＶHDL和Verｉｌog三種不同格式的網表文件。ＭAX+pｌusＩI支持主流的第三方EＤA工具，如Sｙｎopsｙｓ、Caｄeｎce、Syｎｐlicity、Mentｏｒ、Vｉewlｏgｉc、Exｅmplar和ＭｏdeｌTeｃｈｎolｏgy等。MAＸ＋plｕsII支持除ＡPEX20K系列之外的全部AlteｒaFPＧA／CPＬＤ大規模規律器件。附圖3-１MAX+pｌｕｓII的管理器窗口MAX+ｐlusII的管理器窗口可以對MAＸ+pｌｕｓII的全部功能進行管理和掌握。圖3－2ＭAX＋pｌuｓII的圖形編輯器MAX+plusII圖形編輯器(ＧraｐhicEdiｔoｒ)是一個國標選取模式的程序,可快速建立簡潔或簡潔的設計。完成的文件格式為＊.gdf,也可讀入OｒCAD*．scｈ.附圖3-3MAX+pｌusIＩ的ＨDL文本編輯器MAX＋ｐlusII的ＨＤＬ文本編輯器是很有彈性的工具,供應多種硬件描述語言的文字編輯與合成的環境。其中包括有：ＡlterａHaｒdwａreDｅｓcriptiｏｎLａnｇuａｇｅ（ＡHＤL)VｅｒｙＨｉghIntｅgratｅdCircuｉtＨardwarｅＤesｃｒｉptiｏｎＬanguage(VＨＤL）ＶeriloｇHaｒｄwarｅDeｓcｒiptｉoｎLａnｇuａｇe（VeriliｇHDＬ)以AＨDＬ語法編寫的文件格式為＊.tdf,以VHＤＬ語法編寫的文件格式則為＊.vｈd,而以VeｒiｌogＨDＬ語法編寫的文件格式則為＊．ｖ。可以設計程序創建一個符號文件供圖形編輯器使用。附圖3-4MＡX+pｌuｓII的波形編輯器MＡX+ｐlusII的波形編輯器是個可做多方面應用的編輯器：一方面可用來設計電路，其文件格式為*。wdf，另一方面則可以用來觀察或輸入仿真時的波形，文件格式為＊。ｓcｆ.附圖３—５MAＸ+ｐlusIＩ的符號編輯器MＡX+pluｓII的符號編輯器可以用來觀看一個規律電路的符號,也可以編輯或創建符號文件,文件的格式為*.syｍ。可由電路圖編輯器中選取符號文件以圖形模式編輯.附圖３－6MAX+ｐｌｕsII的編譯器窗口MＡＸ+ｐｌuｓIＩ的編譯功能是將電路設計文件轉換成編程下載用的輸出文件,包括＊．ｐｏｆ文件與＊。sｏf文件。編譯成功后還會產生一些文件名相同但擴展名不同的文件,如*．cnf文件、*．rpt文件與＊。ｓnf文件。設計的程序必須經過編譯后才可以進行時序分析、仿真與下載。附圖3-7MAＸ＋pｌusII的主菜單MAX＋pluｓＩＩ的主菜單用于啟動各種應用功能，并在各種應用功能間切換。附圖３－8MAＸ+plｕsＩI的新建文件ＭAX+plusII的新建文件中包括4種類型，圖形編輯文件（GｒaｐhiｃEditoｒfile)、符號編輯文件(SymbｏｌＥditｏrｆilｅ）、文本編輯文件(TextEdｉtｏrｆiｌe)和波形編輯文件（WavｅforｍEditorfｉle）。附圖3—９MAX+pｌuｓＩI的仿真器界面MＡＸ+plusII的仿真功能格外強大，能夠測試顯現出所設計電路的規律與時序,故利用此仿真功能可以驗證電路的正確性,并可以找出錯誤的緣由。附圖3—1０MＡX+pｌusIＩ的時序分析器界面MAＸ+pｌusIＩ的時序分析功能可用來分析設計編譯后合成的性質.將電路設計文件轉換成下載用的輸出文件，例如*.poｆ文件與＊．sof文件.借助時間分析的功能可達到最佳的布局規劃,從而加快所設計器件的的處理速度，時序分析器包括延時矩陣分析、建立和保持時間分析以及寄存器性能分析.附圖３-１1MＡＸ+ｐｌuｓII的底層圖編輯器界面ＭＡX+ｐｌusII的底層圖編輯器，也可以稱為引腳平面編輯器,此功能可以如同在實際器件配線般的配置電路輸入和輸出引腳，也可觀看和修改編譯后計算機自動配線的結果.另外，利用底層圖編輯器可以很直觀地進行器件管腳鎖定。在ＭAX+pluｓII的底層圖編輯器視圖上雙擊左鍵來轉變一下觀察模式，包含Ｄeｖicｅview和ＬABviｅw兩種模式,同樣可以在菜單下選擇。附圖３-１1為LＡBview模式，附圖３-1２為Ｄeｖｉｃeviｅw模式.附圖3—12MAX+pｌusII的底層圖編輯器Deｖｉcｅｖｉew模式附圖３-１3MAX+pｌusIＩ的編程器界面MＡＸ+pluｓII的編程器的功能是將電路設計文件轉換后的輸出文件，例如*．ｐof文件與＊.sｏf文件，燒寫至ＦLEX系列器件或下載至MAX系列器件,亦可用來檢驗與測試器件或轉換燒寫文件格式.此功能必須協作硬件實驗設備才能進行。在器件編程時，首先應該安裝軟件狗和下載線，這時需要進行硬件設置。(備注：ＭAＸ+PLUＳＩI在ＷＩN20０0／ＸＰ上的安裝設置:在Wｉｎdoｗs9８上，ＭＡX+PLUＳII一旦安裝完畢，經過設置即可使用下載功能。在Ｗindｏｗｓ2０0０上的安裝,除了安裝軟件外,為使用ＢyｔｅBｌaｓｔｅrMＶ下載工功能,還必須安裝硬件驅動（dｉrvｅｒ），以支持ＭAＸ+ＰLUSＩI對ＰC機并口的操作.簡略操作步驟如下：首先安裝MAX+PLUSIＩ選擇（“開頭"－—-“設置”--－“掌握面版”)雙擊“游戲選項"然后選擇“添加”－-－“添加其它"--—“從磁盤安裝"命令,再單擊“掃瞄”掃瞄驅動所在的名目：MAX＋PLＵSIＩ的安裝名目＼dirvers＼wｉn2000；選擇“WIＮ２000．iｎｆ”，單擊“確定”;在“數字簽名未找到”對話框中，選擇“是”；在“選擇一個設備驅動程序”窗口中，選擇“AltｅraＢytｂlａster”,并單擊“下一步”；在接下去的“數字簽名未找到”對話框中，仍選擇“是”;安裝完成,依提示，重新啟動計算機。在WＩNＸP/WIＮNＴ操作環境下,若要使用下載（DOWNＬＯAＤ）功能，同樣要安裝驅動，安裝方法可參考在WINＤOWS2０00上的安裝方法進行，在此不再贅述.）五、實驗要求要求熟識MAX+ＰLUSＩＩ設計環境并將MAＸ＋PLUSＩI設計環境中功能模塊介紹以及實驗心得寫進實驗報告。六、實驗思考題結合MＡX+PＬＵSＩI編譯窗口中的7大模塊理解EDＡ技術的設計流程。實驗二原理圖輸入設計８位加法器（設計性實驗）一、實驗目的熟識利用ＭＡX+ＰＬＵSⅡ的原理圖輸入設計方法設計簡潔組合電路,掌握層次化設計方法，并通過８位全加器的設計把握利用EDＡ軟件進行電子線路設計的簡略流程。二、實驗內容利用圖形輸入法設計一個一位半加器及全加器,再利用層次設計方法構成８位加法器。三、實驗儀器與器材GW４8－CK實驗箱和ＰC機。四、實驗設計思路加法器是數字系統中的基本規律器件。例如,為了節省規律資源，減法器和硬件乘法器都可由加法器來構成。寬位的加法器的設計是十分耗費硬件資源的，因此在實際的設計和相關系統的開發中需要注意資源的利用率和進位速度兩方面的問題。對此,首先應選擇較適合組合規律設計的器件作為最終的目標器件，如ＣPＬD；其次在加法器的規律結構的設計上,在芯片資源的利用率和加法器的速度兩方面權衡得失，探尋最佳選擇,即選擇最佳的并行進位最小加法單元的寬度。顯然，這種選擇與目標器件的時延特性有直接關系。多位加法器的構成有兩種方式：并行進位和串行進位方式。并行進位加法器設有并行進位產生規律，運算速度較快；串行進位方式是將全加器級聯構成多位加法器。并行進位加法器通常比串行級聯加法器占用更多的資源,隨著位數的增加,相同位數的并行加法器與串行加法器的資源占用差距快速增大.一般,４位二進制并行加法器和串行級聯加法器占用幾乎相同的資源。這樣，多位數加法器由4位二進制并行加法器級聯構成是較好的折中選擇。附圖3—１４8位加法器硬件結構圖首先應該建立好工作庫名目,以作設計工程項目的工作庫：例如設文件夾為:E:＼Myprojecｔ，以便將設計過程中的相關文件存儲在此。任何一項設計都是一項工程(Prｏject),都必須首先為此工程建立一個放置與此工程相關文件的文件夾,此文件夾將被EＤＡ軟件默認為工作庫（ＷorkLibrａｒy）.注意,文件夾不能用中文.２、將當前設計設定為工程：為了使Ｍax＋pluｓIＩ能對輸入的設計項目進行處理，在編譯/綜合設計文件之前，需要設置此文件為頂層文件，或稱工程文件:Prｏｊecｔ，或者說將此項設計設置成工程：選擇菜單“File"Ｐroｊect“SeｔＰrojecｔtoCuｒrentＦile”，當前的設計工程即被指定。也可以通過選“Fｉle”“Ｐrｏject”“Ｎame”，在跳出的“ＰｒｏjｅctＮamｅ”窗中指定工程。設定后可以觀察MＡX+pｌusIＩ主窗左上方的工程項目路徑指向附圖３－１5將當前設計設定為工程3、選擇VHDL文本編譯版本號和排錯選菜單“MAＸ＋pｌｕsIＩ”“Comｐｉlｅr"菜單，選擇如圖3-16所示界面上方的“Inｔｅrfaｃes"“VHＤＬNetｌistRｅaderSｅtｔinｇs”，在彈出的窗口中選“VＨＤL'1993”。附圖3-16設定ＶＨDL編譯版本號在按“SＴARＴ”鍵運行編譯前，還需要作一件事,即在進入編輯窗，選擇Pｒocessinｇ項，選“FiｔteｒＳetｔｉng”，進入如圖3-17的窗口，消去最上的“UseQuarｔuｓＦｉｔter…”的勾.最后按“START”鍵，運行編譯器。附圖３—１7消去“UseQuaｒtuｓFitter…”項注意,如果設計文件含有錯誤，在編譯時會消滅如圖３－1８所示的出錯信息指示。有時盡管只有1、2個小錯,但卻會消滅大量的出錯信息，確定錯誤所在的最好方法是找到最上一排錯誤信息指示，用鼠標點成黑色，然后點擊如圖3—18所示窗口左下方的“Ｌocate”錯誤定位鈕，就能發現在消滅文本編譯窗中閃動的光標四周找到錯誤所在.訂正后再次編譯，直至排解全部錯誤.注意閃動的光標指示錯誤所在只是相對的，錯誤一般在上方。附圖３—18確定設計文件中的錯誤4、時序仿真簡略步驟如下:（1）、建立波形文件。為此設計建立一個波形測試文件.選擇菜單“Ｆilｅ"項及其“Nｅw",再選擇Neｗ窗中的WavefｏrmＥdｉｔer.。項,打開波形編輯窗。(２）、輸入信號節點.在圖３－１9所示的波形編輯窗的上方選擇Node項,在下拉菜單中選擇輸入信號節點項EｎtｅrNodesｆｒomSNＦ。在彈出的窗口(圖３－20）中首先點擊Ｌist鍵，這時左窗口將列出該項設計所以信號節點。由于有時只需要觀察其中部分信號的波形，因此要利用中間的“＝＞”鍵將需要觀察的信號選到右欄中,然后點擊ＯK鍵即可將測試信號輸入附圖3—１9從SNF文件中輸入設計文件的信號節點附圖３—20列出并選擇需要觀察的信號節點（3）、設置波形參量.首先設定相關的仿真參數.如圖３—２1所示，在Options選項中消去網格對齊ＳnapｔｏGrid的選擇(消去勾)，以便能夠任意設置輸入電平位置,或設置輸入時鐘信號的周期。（4)、如圖3—2２，3—２３所示，設定仿真時間寬度。選擇File項及其Enｄtiｍｅ選項,在Ｅｎdtｉｍe選擇窗中選擇適當的仿真時間域，如可選50ｕs(50微秒),以便有足夠長的觀察時間。(5)、加上輸入信號。圖3-２4顯示了波形編輯窗各按鈕的功能。附圖3-21在Ｏptｉoｎｓ選項中消去網格對齊SnaptoGｒiｄ的選擇（消去勾）附圖3－22設定仿真時間寬度附圖3—２3設定仿真時間寬度附圖3-２4為輸入信號設定必要的測試電平或數據(６）、波形文件存盤.選擇Ｆiｌe項及其Saveａｓ選項,按ＯK鍵即可。存盤窗（圖3—２5)中的波形文件名是默認的(.ｓｃf）,所以直接存盤即可。附圖3－25仿真波形文件存盤（７）、運行仿真器.選擇ＭＡＸ＋ｐlｕｓII項及其中的仿真器Simuｌatｏr選項,點擊跳出的仿真器窗口(圖3-2６)中的Starｔ鍵。圖3—27是仿真運算完成后的時序波形。注意,剛進入圖３-27窗口時，應該將最下方的滑標拖向最左側，以便可觀察到初始波形。附圖3—26運行仿真器（8）、觀察分析波形.還可以進一步了解信號的延時情況。圖３-27右側的豎線是測試參考線，它與鼠標箭頭間的時間差顯示在窗口上方的Iｎｔerval小窗中.由圖可見輸入與輸出波形間有一個小的延時量。附圖３－27仿真波形也可以打開時序觀察簡略的延時參數信息，如圖3—28附圖３-２8延時參數提取1．5硬件測試為在實驗系統上驗證設計的正確性,完成硬件測試。如果目標器件是EPF1０K10,選擇合適的實驗電路模式（參考實驗結構圖)，確定輸入輸出信號進行引腳鎖定.首先通過選擇“ＭＡX+plｕｓII”“Cｏｍpileｒ”菜單，進入編輯窗,然后在“Ａｓsign”項中選“Piｎ/Ｌocatｉon/Cｈｉp”選項,在跳出的窗口中的NodｅNａme項中輸入引腳a，這時“ＰｉnTyｐe”項會消滅“Inpｕt"指示字，表明a的引腳性質是輸入，否則將不消滅此字。此時在“PIN"項內輸入“８８”引腳名，再點擊右下方的Adｄ項，此引腳即設定好了；以同樣方法分別鎖定引腳b、ｓ、y(圖３-29)，再點擊上方的OＫ.此4個引腳的選擇方法是依據簡略的實驗電路模式設定的。關閉“Piｎ/Ｌｏｃatiｏn／Chip”窗后,應點擊編輯窗的“Stａｒt"，將引腳信息編輯進去.附圖３-29引腳鎖定編程和測試的步驟如下：（1)選＂MAX+ＰLＵS”項中的“Ｐｒｏgｒａmmｅr”項，跳出Ｐｒogrammｅｒ窗后，選Oｐtions項中的硬件設置項“HａrdｗａｒeSｅtｕp",在此窗的下拉窗中選“BytｅBlaｓtｅr(MＶ)"項，點擊OＫ即可.(下載方式設定:選擇ＭＡX+plusＩI項及其中的編程器Ｐrogｒammｅr選項，跳出如圖３—3０左側所示的編程器窗口,然后選擇Optｉｏｎs項的HａrdｗareSetｕp硬件設置選項,其窗口如圖3-30左側所示。在其下拉菜單中選BｙｔeBlasteｒ（ＭV)編程方式.此編程方式對應計算機的并行口下載通道，“MV”是混合電壓的意思.將實驗板連接好，接好電源,點“Coｎｆigｕrｅ”,即進行編程下載。圖3—３0設置編程下載方式（２）如圖3－3１，點擊Coｎfｉｇure鍵,向EPＦ１0K１0下載配置文件，如果連線無誤，應消滅圖3—3１報告配置完成的信息提示。圖３—3１向目標器件下載配置文件五、實驗要求將實驗原理、設計過程、編譯仿真波形和分析結果、硬件測試實驗結果寫進實驗報告.六、實驗思考題為了提高加法器的速度，如何改進加法器的進位方式?實驗三簡潔組合和時序電路VＨDL設計（設計性實驗）一、實驗目的熟識ＭＡXPＬUＳⅡ的VHDL文本設計過程,學習簡潔組合和時序電路的設計、仿真和測試.二、實驗內容1、利用MＡＸ+pｌuｓⅡ完成２選１多路選擇器的文本編輯輸入(ｍux21a.vhd）和仿真測試等步驟。最后在實驗系統上進行硬件測試,實際驗證本項設計的功能。２、將設計的多路選擇器看成是一個元件ｍuｘ２1a，利用元件例化語句設計課本10５頁圖4—３8所示的雙２選1多路選擇器以滿意附圖３—2８所示仿真波形，并將此文件放在同一名目中。3、設計觸發器(類型可自定)和鎖存器，給出程序設計、軟件編譯、仿真分析、硬件測試及簡略實驗過程。三、實驗儀器與器材ＧＷ4８－ＣK實驗箱和PC機。四、實驗設計思路設計提示:以下是實驗內容２的部分參考程序：..。．．。．.。..．．.．。。．。.。。。．。。.。．．。.COMＰOＮENTMＵＸ21APORT（a，b，ｓ:ＩNSＴD_LOGIＣ;y:OUＴSTD_ＬOGIＣ);EＮDCOMPONENT;.．.．.．。...．．．...。。.。..。..。．。．..。BEＧINｕ1:ＭUX21AＰOＲTMＡP（a=＞a２，b＝〉a３,s=〉s0,y＝＞tmp)；ｕ2：MUＸ2１ＡPORTMAP(ａ＝>ａ１,ｂ＝〉ｔｍp，ｓ＝〉ｓ１，ｙ=＞oｕty);ＥＮDAＲCHＩTECTUREBＨV;附圖３—31仿真波形五、實驗要求將實驗原理、設計過程、編譯仿真波形和分析結果、硬件測試實驗結果寫進實驗報告.六、實驗思考題用不同的時鐘邊沿檢測表述，如何獲得電平觸發型鎖存器？實驗四含有掌握信號的計數器ＶHDL設計（設計性實驗）一、實驗目的學習計數器的設計、仿真和硬件測試,進一步熟識VHＤL設計技術。二、實驗內容在MＡX＋pｌｕsII上設計一個含計數使能、異步復位和計數值并行預置功能的４位加法計數器，并進行編輯、編譯、綜合、適配、仿真，給出其全部信號的時序仿真波形。三、實驗儀器與器材ＧW48－CＫ實驗箱和ＰC機。四、實驗設計思路圖3—32是一含計數使能、異步復位和計數值并行預置功能的４位加法計數器。如圖所示，圖中間是４位鎖存器；rst是異步清信號，高電平有效；cｌｋ是鎖存信號;D［3：0]是４位數據輸入端.當ＥＮA為‘1'時，多路選擇器將加1器的輸出值加載于鎖存器的數據端；當EＮA為‘0’時將“０000”加載于鎖存器。附圖3－3２4位加法計數器的ＲＴＬ電路圖設計提示：若目標器件是EPF10K１0,建議選實驗電路模式5（附圖１－13）,用鍵8(PＩO7)掌握ＲＳT；用鍵7(PIO6）掌握ENA；計數溢出COUＴ接發光管D8（PIＯ15)；OUTY是計數輸出，接數碼1（PIＯ１９—PＩO16,低位靠右）；時鐘CLK接cｌock2，通過跳線選擇４Hｚ信號。引腳鎖定后進行編譯、下載和硬件測試實驗.五、實驗要求將實驗原理、設計過程、編譯仿真波形和分析結果、硬件測試實驗結果寫進實驗報告。六、實驗思考題1、是否可以不定義信號CQI，而直接用輸出端口信號完成加法運算，即：OUTＹ＜=OUＴY+1？為什么？２、用進程語句實現進位信號的檢出。實驗五數碼顯示電路的ＶＨDL設計（設計性實驗)一、實驗目的通過數碼顯示電路的設計學習VＨDL的CASＥ語句應用及多層次設計方法。二、實驗內容在ＭAX+pｌｕsII設計一個７段數碼顯示電路進行編輯、編譯、綜合、適配、仿真，給出其全部信號的時序仿真波形。三、實驗儀器與器材ＧＷ48－ＣＫ實驗箱和PC機四、實驗設計思路7段數碼顯示是純組合電路，通常的小規模專用ＩC,如７4或４０００系列的器件只能作十進制BCD碼譯碼,然而數字系統中的數據處理和運算都是2進制的，所以輸出表達都是