.z.第1章習題及解答1.1將以下二進制數轉換為等值的十進制數。〔1〕 〔11011〕2 〔2〕 〔10010111〕2〔3〕 〔1101101〕2 〔4〕 〔11111111〕2〔5〕 〔0.1001〕2 〔6〕 〔0.0111〕2〔7〕 〔11.001〕2 〔8〕 〔101011.11001〕2題1.1解：〔1〕 〔11011〕2=〔27〕10 〔2〕 〔10010111〕2=〔151〕10〔3〕 〔1101101〕2 =〔109〕10 〔4〕 〔11111111〕2=〔255〕10〔5〕 〔0.1001〕2=〔0.5625〕10 〔6〕 〔0.0111〕2=〔0.4375〕10〔7〕 〔11.001〕2 =〔3.125〕10 〔8〕 〔101011.11001〕2=〔43.78125〕101.3將以下二進制數轉換為等值的十六進制數和八進制數?！?〕 〔1010111〕2 〔2〕 〔110111011〕2〔3〕 〔10110.011010〕2 〔4〕 〔101100.110011〕2題1.3解：〔1〕 〔1010111〕2 =〔57〕16=〔127〕8 〔2〕 〔110011010〕2=〔19A〕16=〔632〕8〔3〕 〔10110.111010〕2=〔16.E8〕16=〔26.72〕8〔4〕 〔101100.01100001〕2=〔2C.61〕16=〔54.302〕81.5將以下十進制數表示為8421BCD碼?！?〕 〔43〕10 〔2〕 〔95.12〕10〔3〕 〔67.58〕10 〔4〕 〔932.1〕10題1.5解：〔1〕 〔43〕10 =〔01000011〕8421BCD〔2〕 〔95.12〕10 =〔10010101.00010010〕8421BCD〔3〕 〔67.58〕10 =〔01100111.01011000〕8421BCD〔4〕 〔932.1〕10 =〔0.0001〕8421BCD1.7 將以下有符號的十進制數表示成補碼形式的有符號二進制數?！?〕 +13 〔2〕?9 〔3〕+3 〔4〕?8題1.7解：〔1〕 +13=〔01101〕2 〔2〕?9 =〔10111〕2〔3〕 +3 =〔00011〕2 〔4〕?8=〔11000〕21.9 用真值表證明以下各式相等。〔1〕 〔2〕 〔3〕 〔4〕 題1.9解：〔1〕 證明0000011110111111〔2〕 證明0000000100010000110010000101111101111100證明0001100100010110110010000101001101111100〔4〕 證明00011001000101101100100111011111000111001.11用邏輯代數公式將以下邏輯函數化成最簡與或表達式?！?〕〔2〕〔3〕〔4〕〔5〕〔6〕題1.11解：〔1〕〔2〕〔3〕〔4〕〔5〕〔6〕或1.13用卡諾圖將以下邏輯函數化成最簡與或表達式。〔1〕且〔2〕且不能同時為0或同時為1〔3〕〔4〕〔5〕〔6〕題1.13解：〔1〕且〔2〕且不能同時為0或同時為1〔3〕〔4〕〔5〕 或 〔6〕1.15將以下邏輯函數化簡為或非—或非式?！?〕〔2〕〔3〕〔4〕題1.15解：〔1〕 或 〔2〕〔3〕〔4〕第2章習題及解答2.1判斷圖P2.1所示電路中各三極管的工作狀態，并求出基極和集電極的電流及電壓。圖P2.1題2.1解：(a)三極管為放大狀態；設有：(b)三極管為飽和狀態；2.3試畫出圖P2.3中各門電路的輸出波形，輸入A、B的波形如圖中所示。圖P2.3題2.3解：2.5指出圖P2.5中各TTL門電路的輸出為什么狀態〔高電、低電平或高阻態〕？圖P2.5題2.5解：；；；；為高阻；為高阻；；。2.7在圖P2.7各電路中，每個輸入端應怎樣連接，才能得到所示的輸出邏輯表達式。圖P2.7題2.7解：2.9試寫出圖P2.9所示CMOS電路的輸出邏輯表達式。(a)(b)圖P2.9題2.9解：；2.11試寫出圖P2.11中各NMOS門電路的輸出邏輯表達式。圖P2.11題2.11解：⊙；；2.13試說明以下各種門電路中哪些可以將輸出端并聯使用(輸入端的狀態不一定一樣)。(1)具有推拉式輸出級的TTL電路；(2)TTL電路的0C門；(3)TTL電路的三態輸出門；(4)普通的CMOS門；(5)漏極開路輸出的CMOS門；(6)CMOS電路的三態輸出門。題2.13解：(1)、〔4〕不可以；〔2〕、〔3〕、〔5〕、〔6〕可以。第3章習題及解答3.1分析圖P3.1所示電路的邏輯功能，寫出輸出邏輯表達式，列出真值表，說明電路完成何種邏輯功能。圖P3.1題3.1解：根據題意可寫出輸出邏輯表達式，并列寫真值表為：ABF001010100111該電路完成同或功能分析圖P3.3所示電路的邏輯功能，寫出輸出和的邏輯表達式，列出真值表，說明電路完成什么邏輯功能。圖P3.3題3.3解：根據題意可寫出輸出邏輯表達式為：列寫真值表為：ABCF1F20000000110010100110110010101011100111111該電路構成了一個全加器。3.5寫出圖P3.5所示電路的邏輯函數表達式，其中以S3、S2、S1、S0作為控制信號，A，B作為數據輸入，列表說明輸出Y在S3～S0作用下與A、B的關系。圖P3.5題3.5解：由邏輯圖可寫出Y的邏輯表達式為： 圖中的S3、S2、S1、S0作為控制信號，用以選通待傳送數據A、B，兩類信號作用不同，分析中應區別開來，否則得不出正確結果。由于S3、S2、S1、S0共有16種取值組合，因此輸出Y和A、B之間應有16種函數關系。列表如下：3.7設計一個含三臺設備工作的故障顯示器。要求如下：三臺設備都正常工作時，綠燈亮；僅一臺設備發生故障時，黃燈亮；兩臺或兩臺以上設備同時發生故障時，紅燈亮。題3.7解：設三臺設備為A、B、C，正常工作時為1，出現故障時為0；F1為綠燈、F2為黃燈、F3為紅燈，燈亮為1，燈滅為0。根據題意可列寫真值表為：ABCF1F2F3000001001001010001011010100001101010110010111100 求得F1、F2、F3的邏輯表達式分別為：根據邏輯表達式可畫出電路圖〔圖略〕。3.9設計一個組合邏輯電路，該電路有三個輸入信號ABC，三個輸出信號*YZ,輸入和輸出信號均代表一個三位的二進制數。電路完成如下功能：當輸入信號的數值為0，1，2，3時，輸出是一個比輸入大1的數值；當輸入信號的數值為4，5，6，7時，輸出是一個比輸入小1的數值。題3.9解：根據題意可列寫真值表為：ABC*YZ000001001010010011011100100011101100110101111110寫出邏輯表達式為：根據邏輯表達式可畫出電路圖〔圖略〕。3.11試用與非門設計一個組合電路，該電路的輸入*及輸出Y均為三位二進制數，要求：當0≤*≤3時，Y=*；當4≤*≤6時，Y=*+1，且*≯6。題3.11解：因為*和Y均為三位二進制數，所以設*為，Y為，其中和為高位。根據題意可以列寫真值表如下：000000001001010010011011100101101110110111111***化簡后得到分別為 因為要用與非門電路實現，所以將寫成與非—與非式：根據邏輯表達式可畫出電路圖〔圖略〕。3.13設A和B分別為一個2位二進制數，試用門電路設計一個可以實現Y=A×B的算術運算電路。題3.13解：根據題意設A=a1a0;B=b1b0;Y=y3y2y1y0a1a0b1b0y3y2y1y0a1a0b1b0y3y2y1y000000000100000000001000010010010001000001010010000110000101101100100000011000000010100011101001101100010111001100111001111111001分別求出y3,y2,y1,y0的表達式為：根據邏輯表達式可畫出電路圖〔圖略〕。3.15判斷邏輯函數，當輸入變量按變化時，是否存在靜態功能冒險。題3.15解： 畫出邏輯函數的卡諾圖如下圖：〔1〕可以看出當輸入變量從0110變化到1100時會經歷兩條途徑，即〔3〕從0011到0110經歷的兩條途徑001100100110和001101110110，都會產生0冒險。第4章習題及解答4.1用門電路設計一個4線—2線二進制優先編碼器。編碼器輸入為，優先級最高，優先級最低，輸入信號低電平有效。輸出為，反碼輸出。電路要求加一G輸出端，以指示最低優先級信號輸入有效。題4.1解：根據題意，可列出真值表，求表達式，畫出電路圖。其真值表、表達式和電路圖如圖題解4.1所示。由真值表可知。4.3試用3線—8線譯碼器74138擴展為5線—32線譯碼器。譯碼器74138邏輯符號如圖4.16〔a〕所示。題4.3解：5線—32線譯碼器電路如圖題解4.3所示。4.5寫出圖P4.5所示電路輸出和的最簡邏輯表達式。譯碼器74138功能表如表4.6所示。題4.5解：由題圖可得：4.7試用一片4線—16線譯碼器74154和與非門設計能將8421BCD碼轉換為格雷碼的代碼轉換器。譯碼器74154的邏輯符號如圖4.17所示。解：設4位二進制碼為，4位格雷碼為。根據兩碼之間的關系可得：則將譯碼器74154使能端均接低電平，碼輸入端從高位到低位分別接，根據上述表達式，在譯碼器后加3個8輸入端與非門，可得可直接輸出?！矆D略〕4.9試用8選1數據選擇器74151實現以下邏輯函數。74151邏輯符號如圖4.37〔a〕所示。⑴⑵⑶⑷⑸題4.9解：如將按上下位順序分別連接到數據選擇器74151的地址碼輸入端，將數據選擇器的輸出作為函數值。則對各題，數據選擇器的數據輸入端信號分別為：〔注意，數據選擇器的選通控制端必須接有效電平，圖略〕⑴⑵⑶⑷⑸4.11圖P4.11為4線-2線優先編碼器邏輯符號，其功能見圖4.3〔a〕真值表。試用兩個4線-2線優先編碼器、兩個2選1數據選擇器和一個非門和一個與門，設計一個帶無信號編碼輸入標志的8線-3線優先編碼器。題4.11解：由圖4.3〔a〕真值表可見，當編碼器無信號輸入時，，因此可以利用的狀態來判斷擴展電路中哪一個芯片有編碼信號輸入。所設計電路如圖題解4.11所示，由電路可見，當高位編碼器〔2〕的時，表示高位編碼器〔2〕有編碼信號輸入，應選通數據選擇器的0通道，將高位編碼器〔2〕的碼送到端；當高位編碼器〔2〕的時，表示高位編碼器〔2〕無編碼信號輸入，而低位編碼器〔1〕有可能有編碼信號輸入，也可能無編碼信號輸入，則將低位編碼器〔1〕的碼送到端〔當無編碼信號輸入輸入時，〕。編碼器輸出的最高位碼，由高位編碼器〔2〕的信號取反獲得。由電路可見，表示無編碼信號輸入。4.13試用一片3線—8線譯碼器74138和兩個與非門實現一位全加器。譯碼器74138功能表如表4.6所示。題4.13解：全加器的輸出邏輯表達式為：式中，為兩本位加數，為低位向本位的進位，為本位和，為本位向高位的進位。根據表達式，所設計電路如圖題解4.13所示。寫出圖P4.15所示電路的輸出最小項之和表達式。題4.15解：＝4.17試完善圖4.47所示電路設計，使電路輸出為帶符號的二進制原碼。題4.17解：由于加減器的輸入均為二進制正數，所以，當電路作加法時，輸出一定為正，這時圖4.47中的表示進位。當時，電路作減法運算，電路實現功能。由例4.15分析可知，當時，，電路輸出即為原碼；當時，，應將電路輸出取碼，使其成為原碼。設電路符號位為，進位位為，可寫出和的表達式為，。當時，須對取碼。所設計電路如圖題解4.17所示。*4.19試用兩片4位二進制加法器7483和門電路設計一個8421BCD碼減法器，要求電路輸出為帶符號的二進制原碼。7483的邏輯符號如圖4.46(b)所示。〔提示：BCD碼減法和二進制減法類似，也是用補碼相加的方法實現，但這里的補碼應是10的補，而不是2的補。求補電路可用門電路實現〕題4.19解：〔解題思路〕首先利用兩片4位二進制加法器7483和門電路設計一個BCD碼加法器〔見例4.16〕。由于用加法器實現減法運算，須對輸入的減數取10的補，另外，還須根據BCD碼加法器的進位信號的狀態來決定是否對BCD碼加法器輸出信號進展取補。所設計的電路框如圖題解4.19所示。圖中，A為被減數，B為減數，Y為差的原碼，G為符號位。10s為求10的補碼電路，該電路可根據10的補碼定義，通過列真值表，求邏輯表達式，然后用門電路或中規模組合電路〔如譯碼器〕實現。bcdsum為BCD碼加法器，可利用例4.16結果，也可自行設計。sel10s為判斷求補電路，當bcdsum輸出進位信號C為1時，表示結果為正，；當C為0時，表示結果為負，Y應是S的10的補碼，利用10s電路和數據選擇器，很容易完成該電路設計?！搽娐吩斀饴浴?.23試用一片雙4選1數據選擇器74HC4539和一片3線-8線譯碼器74138構成一個3位并行數碼比擬器。要求：電路輸入為兩個3位二進制數，輸出為1位，當輸入兩數一樣時，輸出為0，不同時輸出為1。數據選擇器74HC4539功能表見圖4.34(b)所示，譯碼器74138功能表如表4.6所示。題4.23解：首先將雙4選1數據選擇器74HC4539連接成8選1數據選擇器，如圖4.36所示。8選1數據選擇器和3線-8線譯碼器74138構成的并行數碼比擬器如圖題解4.23所示。圖中，和為兩個需比擬的二進制數，A被加到數據選擇器的地址輸入端，B被加到譯碼器的輸入端，容易看出，當時，數據選擇器的輸出；當時，。4.25試用一片4位數值比擬器74HC85構成一個數值圍指示器，其輸入變量ABCD為8421BCD碼，用以表示一位十進制數*。當*5時，該指示器輸出為1。否則輸出為0。74HC85功能表如表4.15所示。題4.25解：該題最簡單的解法是利用4位數值比擬器74HC85將輸入的8421BCD碼與4比擬，電路圖如圖題解4.25所示。4.27試用4位數值比擬器74HC85和邏輯門，設計一個能同時對3個4位二進制數進展比擬的數值比擬器，使該比擬器的輸出滿足以下真值表要求(設3個二進制分別為：,,。74HC85功能表如表4.15所示。題4.27解：首先用3個數值比擬器74HC85分別完成和、和、和之間的比擬，比擬的結果有3組，分別是，，；，，；，，。利用這3組結果，根據題目要求，加8個門電路，可完成電路設計。電路圖如圖題解4.27所示。4.29試用兩片74HC382ALU芯片連成8位減法器電路。74HC382的邏輯符號和功能表如圖4.65所示。題4.29解：兩片74HC382ALU芯片連成8位減法器電路如圖題解4.29所示。圖中ALU〔1〕為低位芯片，ALU〔2〕為高位芯片，要實現減法運算，選擇碼必須為001，低位芯片的輸入必須為0。習題5.1請根據圖P5.1所示的狀態表畫出相應的狀態圖，其中*為外部輸入信號，Z為外部輸出信號，A、B、C、D是時序電路的四種狀態。圖P5.1圖P5.2題5.1解：圖題解5.15.3在圖5.4所示RS鎖存器中，S和R端的波形如圖P5.3所示，試畫出Q和對應的輸出波形。圖P5.3題5.3解：圖題解5.35.5在圖5.10所示的門控D鎖存器中，C和D端的波形如圖P5.5所示，試畫出Q和對應的輸出波形。圖P5.5題5.5解：圖題解5.55.7主從RS觸發器的邏輯符號和CLK、S、R端的波形如圖P5.7所示，試畫出Q端對應的波形〔設觸發器的初始狀態為0〕。圖P5.7題5.7解：圖題解5.75.9圖P5.9為由兩個門控RS鎖存器構成的*種主從構造觸發器，試分析該觸發器邏輯功能，要求：〔1〕列出特性表；〔2〕寫出特性方程；〔3〕畫出狀態轉換圖；〔4〕畫出狀態轉換圖。圖題解5.9題5.9解：〔1〕特性表為：CLK*YQnQn+1×

××0000010110101111×01010101Qn010SHAPE0111SHAPE0〔2〕特性方程為：〔3〕狀態轉換圖為：圖題解5.9〔3〕〔4〕該電路是一個下降邊沿有效的主從JK觸發器。5.11在圖P5.11〔a〕中，FF1和FF2均為負邊沿型觸發器，試根據P5.11〔b〕所示CLK和*信號波形，畫出Q1、Q2的波形〔設FF1、FF2的初始狀態均為0〕。圖P5.11題5.11解：圖題解5.115.13試畫出圖P5.13所示電路在連續三個CLK信號作用下Q1及Q2端的輸出波形〔設各觸發器的初始狀態均為0〕。圖P5.13題5.13解：圖題解5.135.15試用邊沿D觸發器構成邊沿T觸發器。題5.15解：D觸發器的特性方程為：T觸發器的特性方程為：所以，5.17請分析圖P5.17所示的電路，要求：〔1〕寫出各觸發器的驅動方程和輸出方程；〔2〕寫出各觸發器的狀態方程；〔3〕列出狀態表；〔4〕畫出狀態轉換圖。圖P5.17題5.17解：〔1〕驅動方程為：；；輸出方程為：〔2〕各觸發器的狀態方程分別為：；〔3〕狀態表為：*Q1nQ0nQ1n+1Q0n+1Z000000001000010000011000100010101100110101111101〔4〕狀態轉換圖為：圖題解5.17〔4〕5.19請分析圖P5.19所示的電路，要求：〔1〕寫出各觸發器的驅動方程；〔2〕寫出各觸發器的狀態方程；〔3〕列出狀態表；〔4〕畫出狀態轉換圖(要求畫成Q3Q2Q1→)。圖P5.19題5.19解：〔1〕驅動方程為：；；；〔2〕各觸發器的狀態方程分別為：；；；〔3〕狀態表為：Q3nQ2nQ1nQ3n+1Q2n+1Q1n+1000001001010010011011100100101101000110111111000〔4〕狀態轉換圖為：圖題解5.19〔4〕5.21以下圖是*時序電路的狀態圖，該電路是由兩個D觸發器FF1和FF0組成的，試求出這兩個觸發器的輸入信號D1和D0的表達式。圖中A為輸入變量。圖P5.21題5.21解：圖題解5.21所以，這兩個觸發器的輸入信號D1和D0的表達式分別為：5.23試用JK觸發器和少量門設計一個模6可逆同步計數器。計數器受*輸入信號控制，當*=0時，計數器做加法計數；當*=1時，計數器做減法計數。題5.23解：由題意可得如下的狀態圖和狀態表：別離、、的卡諾圖，得所以，電路能自啟動?！矆D略〕注：答案不唯一第6章題解：6.1試用4個帶異步清零和置數輸入端的負邊沿觸發型JK觸發器和門電路設計一個異步余3BCD碼計數器。題6.1解：余3BCD碼計數器計數規則為：0011→0100→…→1100→0011→…，由于采用異步清零和置數，故計數器應在1101時產生清零和置數信號，所設計的電路如圖題解6.1所示。6.3試用D觸發器和門電路設計一個同步4位格雷碼計數器。題6.3解：根據格雷碼計數規則，計數器的狀態方程和驅動方程為:按方程畫出電路圖即可，圖略。試用4位同步二進制計數器74163實現十二進制計數器。74163功能表如表6.4所示。題6.5解：可采取同步清零法實現。電路如圖題解6.5所示。6.7試用4位同步二進制計數器74163和門電路設計一個編碼可控計數器，當輸入控制變量M=0時，電路為8421BCD碼十進制計數器，M=1時電路為5421BCD碼十進制計數器，5421BCD碼計數器狀態圖如以下圖P6.7所示。74163功能表如表6.4所示。題6.7解：實現8421BCD碼計數器，可采取同步清零法；5421BCD碼計數器可采取置數法實現，分析5421BCD碼計數規則可知，當時需置數，應置入的數為：。參加控制信號M，即可完成電路設計。電路如圖題解6.7所示。試用同步十進制計數器74160和必要的門電路設計一個365進制計數器。要求各位之間為十進制關系。74160功能表如表6.6所示。題6.9解：用3片74160構成3位十進制計數器，通過反應置數法，完成365進制計數器設計。電路如圖題解6.9所示。6.11圖P6.11所示電路是用二—十進制優先編碼器74147和同步十進制計數器74160組成的可控制分頻器。CLK端輸入脈沖的頻率為10KHz，試說明當輸入控制信號A，B，C，D，E，F，G，H，I分別為低電平時，Y端輸出的脈沖頻率各為多少。優先編碼器74147功能表如表4.4所示，74160功能表如表6.6所示。題6.11解:當時，74160構成模9計數器，端輸出頻率為KHz；當時，74160構成模8計數器，端輸出頻率為KHz；當時，74160構成模7計數器，端輸出頻率為KHz；當時，74160構成模6計數器，端輸出頻率為KHz；當時，74160構成模5計數器，端輸出頻率為KHz；當時，74160構成模4計數器，端輸出頻率為KHz；當時，74160構成模3計數器，端輸出頻率為KHz；當時，74160構成模2計數器，端輸出頻率為KHz；當時，74160循環置9，端輸出頻率為0Hz；6.13試用D觸發器、與非門和一個2線—4線譯碼器設計一個4位多功能移位存放器，移位存放器的功能表如圖P6.13所示。題6.13解:以i單元示意(左側為i-1單元，右側為i+1單元)，示意圖如圖題解6.13所示。6.15參照串行累加器示意圖〔見圖6.40〕，試用4片移位存放器79194、一個全加器和一個D觸發器設計一個8位累加器，說明累加器的工作過程，畫出邏輯圖。移位存放器79194功能表如表6.10所示。題6.15解:8位串行累加器電路如圖題解6.15所示。累加器的工作過程為：首先通過清零信號使累加器清零，然后使，電路進入置數狀態，這時可將第一組數送到并行數據輸入端，在CLK脈沖作用下，將數據存入右側輸入存放器中。其后，使電路改變成右移狀態〔〕，在連續8個CLK脈沖作用后，輸入存放器中的數據將傳遞到左側輸出存放器中。接著可并行輸入第2組數據，連續8個CLK移位脈沖作用后，輸出存放器的數據將是前兩組數據之和。以此往復，實現累加功能。6.17試用移位存放器79194和少量門設計一個能產生序列信號為00001101的移存型序列信號發生器。移位存放器79194功能表如表6.10所示。題6.17解:〔1〕電路按以下狀態變換()：0000→0001→0011→0110→1101→1010→0100→1000→0000〔2〕使74194工作在左移狀態(SA＝1，SB＝0)假設考慮自啟動，〔結果不唯一〕，電路圖如圖題解6.17所示。6.19試分析圖P6.19所示電路，畫出完整狀態轉換圖，說明這是幾進制計數器，能否自啟動？移位存放器79194功能表如表6.10所示。題6.19解:狀態轉換圖如圖題解6.19所示?？梢?，這是一個能自啟動的模7計數器。習題7.1假設*存儲器的容量為1M×4位，則該存儲器的地址線、數據線各有多少條？題7.1解：該存儲器的地址線有10條，數據線有2條。7.3*計算機的存儲器有32位地址線、32位并行數據輸入、輸出線，求該計算機存的最大容量是多少？題7.3解：該計算機存的最大容量是232×32位。7.5ROM的數據表如表P7.5所示，假設將地址輸入A3、A2、A1和A0作為3個輸入邏輯變量，將數據輸出F3、F2、F1和F0作為函數輸出，試寫出輸出與輸入間的邏輯函數式。表P7.5題7.5解：7.7請用容量為1K×4位的Intel2114芯片構成4K×4位的RAM，要求畫出電路圖。題7.7解：圖題解7.77.94輸入4輸出的可編程邏輯陣列器件的邏輯圖如圖P7.9所示，請寫出其邏輯函數輸出表達式。圖P7.9題7.9解：7.11假設GAL器件的構造控制字取值分別為：，，，，請畫出OLMC(n)的等效電路圖。題7.11解：當GAL器件的構造控制字取值分別為：，，，時，畫出OLMC工作在純組合輸出模式，低電平輸出有效，其等效電路如圖題解7.11所示。圖題解7.117.13請問CPLD的根本構造包括哪幾局部？各局部的功能是什么？題7.13解：CPLD產品種類和型號繁多，雖然它們的具體構造形式各不一樣，但根本構造都由假設干個可編程的邏輯模塊、輸入/輸出模塊和一些可編程的部連線陣列組成。如Lattice公司生產的在系統可編程器件ispLSI1032，主要由全局布線區〔GRP〕、通用邏輯模塊〔GLB〕、輸入/輸出單元〔IOC〕、輸出布線區〔ORP〕和時鐘分配網絡〔CDN〕構成。全局布線區GRP位于器件的中心，它將通用邏輯塊GLB的輸出信號或I/O單元的輸入信號連接到GLB的輸入端。通用邏輯塊GLB位于全局布線區GRP的四周，每個GLB相當于一個GAL器件。輸入/輸出單元IOC位于器件的最外層，它可編程為輸入、輸出和雙向輸入/輸出模式。輸出布線區ORP是介于GLB和IOC之間的可編程互連陣列，以連接GLB輸出到IOC。時鐘分配網絡CDN產生5個全局時鐘信號，以分配給GLB和IOC使用。7.15假設用*C4000系列的FPGA器件實現4線-16線譯碼器，請問最少需占用幾個CLB"題7.15解：最少需占用8個CLB。第一個CLB可以完成任意兩個獨立4變量邏輯函數或任意一個5變量邏輯函數，產生兩個輸出。而4線-16線譯碼器由4個輸入變量產生16個輸出變量，則8個CLB的G、F組合邏輯函數發生器的輸入端均共用譯碼器的4個輸入變量，而每個CLB則分別完成譯碼器的16個輸出變量中的2個輸出。具體實現如圖題解7.15。圖題解7.15第8章習題及解答8.1在圖8.3〔a〕用5G555定時器接成的施密特觸發電路中，試問：〔1〕當時，而且沒有外接控制電壓時，、和各為多少伏？〔2〕當時，控制電壓時，、和各為多少伏？題8.1解：⑴，，；⑵，，。8.3圖P8.3〔a〕為由5G555構成的單穩態觸發電路，假設輸入信號的波形如圖P8.3〔b〕所示，電路在t=0時刻處于穩態?！?〕根據輸入信號的波形圖定性畫出和輸出電壓對應的波形。〔2〕如在5G555定時器的5腳和1腳間并接一只10K的電阻，試說明輸出波形會發生怎樣的變化？〔a〕〔b〕圖P8.3題8.3解：〔1〕對應的波形如圖題解8.3〔a〕所示。圖題解8.3〔a〕〔2〕如在5G