西華大學課程設計說明書西華大學課程設計說明書PAGE24數控脈沖寬度調制信號發生器摘要：脈沖寬度調制(PWM),簡稱脈寬調制，是利用微處理器等的數字輸出來對模擬電路進行控制的一種非常有效的技術，廣泛應用在從測量、通信到功率控制于變換的許多領域中。在本設計中設計了一種輸出頻率高、結構簡單、控制方便的數控脈沖寬度調制信號發生器，脈沖的占空比及周期由兩個8位的預置輸入A、B確定。核心器件采用Altera公司的CPLD芯片，大大縮減了電路的體積，提高了電路的穩定性，產生的PWM能達到較高的頻率。信號發生器輸出脈沖的占空比及周期可通過拔碼開關方便地改變。關鍵詞：脈沖寬度調制，信號發生器，CPLDAbstract:thepulsewidthmodulation(PWM),hereinafterreferredtoasthepulsewidthmodulationistheuseofmicroprocessorsetctothedigitaloutputtotheanalogcircuittocontrolaveryeffectivetechnology,widelyusedinmeasuring,fromcommunicationtopowercontroltotransforminmanyareas.InthisdesigndesignAkindofhighfrequencyoutput,simplestructure,convenientcontrolnumericalcontrolpulsewidthmodulationsignalgenerator,thepulseofemptyratioandcyclebytwooftheeightpresetinputofAandBsure.ThecoredeviceusingAlteracompanyCPLDchip,greatlycurtailedthevolumeofthecircuit,improvethestabilityofthecircuit,andtheresultingPWMcanachievehigherfrequency.Theoutputpulsesignalgeneratorofemptyratioandcyclecanbepulledthroughcodeswitchconvenienttochange.Keywords:pulsewidthmodulation,signalgenerator,CPLD目錄1、簡介 21.1EDA簡介 21.2VerilogHDL簡介 21.3QuartusII簡介 22、總體方案設計 52.1設計內容 52.2設計方案比較 52.3方案論證 62.4方案選擇 73、單元模塊設計 83.1有源晶振電路 83.2供電電路 93.3PS配置電路 103.4八位計數器輸入電路 113.5D觸發器電路 114、特殊器件的介紹 124.1CPLD器件介紹 124.2FPGA器件介紹 124.3EP1K30TC144器件介紹 135、最小系統原理圖 146、軟件實現 156.1軟件設計 156.2思考題擴展 177、系統仿真及調試 197.1仿真 197.2調試 208、總結 228.1設計小結 228.2設計收獲 228.3設計改進 228.4致謝 229、參考文獻 231.1EDA簡介EDA是電子設計自動化（ElectronicDesignAutomation）的縮寫，在20世紀90年代初從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發展而來的。EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言HDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。1.2VerilogHDL簡介VerilogHDL是一種硬件描述語言（HDL:HardwareDiscriptionLanguage），是一種以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。VerilogHDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發出來的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購）開發。兩種HDL均為IEEE標準。1、3QartusII軟件簡介QuartusII是Altera提供的FPGA/CPLD開發集成環境，Altera是世界上最大的可編程邏輯器件供應商之一。QuartusII在21世紀初推出，是Altera前一代FPGA/CPLD集成開發環境MAX+PLUSII的更新換代產品，其界面友好，使用便捷。它提供了一種與結構無關的設計環境，使設計者能方便地進行設計輸入、快速處理和器件編程。Altera的QuartusII提供了完整的多平臺設計環境，能滿足各種特定設計的需要，也是單芯片可編程系統（SOPC）設計的綜合性環境和SOPC開發的基本設計工具，并為AlteraDSP開發包進行系統模型設計提供了集成組合環境。QuartusII設計工具完全支持VHDL、Verilog設計流程，其內部嵌有VHDL、Verilog邏輯綜合器。QuartusII也可利用第三方的綜合工具。同樣，QuartusII具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。此外，QuartusII與MATLAB和DSPBuilder結合，可以進行基于FPGA的DSP系統開發和數字通信模塊的開發。QuartusII包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analsis&Synthesis）、適配器（Fitter）、裝配器（Assembler）、時序分析器（TimingAnalyzer）、設計輔助模塊（DesignAssistant）、EDA網表文件生成器（EDANetlistWriter）、編輯數據接口（CompilerDatabaseInterface）等?？梢酝ㄟ^選擇StartCompilation來運行所有的編譯器模塊，也可以通過選擇Start單獨運行各個模塊。還可以通過選擇CompilerTool（Tools菜單），在CompilerTool窗口中運行該模塊來啟動編譯器模塊。在CompilerTool窗口中，可以打開該模塊的設置文件或報告文件，或打開其他相關窗口。此外，QuartusII還包含許多十分有用的LPM（LibraryofParameterizedModules）模塊，它們是復雜或高級系統構建的重要組成部分，在SOPC設計中被大量使用，也可以與QuartusII普通設計文件一起使用。Altera提供的LPM函數均基于Altera器件的結構做了優化設計。在許多實用情況中，必須使用宏功能模塊才可以使用一些Altera特定器件的硬件功能，如各類片上存儲器、DSP模塊、LVDS驅動器、PLL以及SERDES和DDIO電路模塊等。QuartusII編譯器支持的硬件描述語言有VHDL(支持VHDL’87及VHDL’97標準)、VerilogHDL及AHDL(AlteraHDL)。QuartusII支持層次化設計，可以在一個新的編輯輸入環境中對使用不同輸入設計方式完成的模塊（元件）進行調用，從而解決了原理圖與HDL混合輸入設計的問題。在設計輸入之后QuartusII的編譯器將給出設計輸入的錯誤報告。可以使用QuartusII帶有的RTLViewer觀察綜合后的RTL圖。QuartusII作為目前CPLD/FPGA開發工具理想的綜合、仿真軟件，具有許多優良的特性。(1)繼承了MAX+PLUSII的優點圖形輸入依然形象，圖形符號與MAX+PLUSII一樣符合數字電路的特點，大量74系列器件符號使能初學者在較短的時間里利用圖形編輯設計出需要的電路。文本輸入幾乎和MAX+PLUSII相同，而且在文本的每一行都有行號，使用語言編寫的電路清晰易讀。低層編輯仍然采用Chipview方式，引腳排列位置映射了實際器件引腳，只要簡單地鼠標拖放即可完成低層編輯。(2)支持的器件更多除了支持MAX3000、MAX7000、FLEX6000、FLEX10KE、ACEX1K等MAX+PLUSII已經支持的器件外，還支持PEX20K、APEX20KE、AREXII、EXCALIBUR-ARM、Mercury、Stratix等MAX+PLUSII下無法支持的大容量高性能的器件。(3)增加了網絡編輯功能QuartusII支持一個工作組環境下的設計要求，包括支持基于Internet的協作設計，與Cadence、ExempiarLogi、mentorgraphics、Synopsys和Synpicity等EDA供應商的開發工具相兼容。(4)提升了調試能力QuartusII增加了一個新的快速適配編譯選項，可保留最佳性能的設置，加快了編譯過程，可縮短50%的編譯時間，對設計性能的影響小。(5)不足之處軟件結構龐大，使用復雜，不如MAX+PLUSII簡單、易學易用。2、總體方案設計2.1設計內容設計一個能夠均勻輸出給定占空比的脈沖寬調制信號，通過兩個可加載8位計數器lcnt8.v實現本設計。若初始時D觸發器輸出為高電平時，U1不能加載A，若已復位只能完成0到255的加計數，在計到255時產生輸出cao1，經反相后異步清除d觸發器，經反相后，ld1變高，使u1完成加載A，但只能保持加載狀態，直到u2計數完成，產生cao2使d觸發器輸出高電平，ld1變低，u1開始從A的加計數，計到255后，產生輸出cao1，經反相后異步清除d觸發器，如此循環。D觸發器輸出高電平使u2加載，但持續的高電平維持加載使u2計數狀態維持在B，只有當d觸發器清除后，u2開始從B的加計數，計到255后產生輸出cao2，使D觸發器輸出為高電平，如此循環。2.2設計方案比較方案一：由單片機AT89S52來實現數控脈沖寬度調制信號發生器的設計，外圍電源采用+5V電源供電，時鐘由12MHZ的晶振產生，中央處理器由AT89S52單片機來完成，設計中高低電平持續時間由輸入A、B與255的差值控制。這種方案，結構簡單容易掌握，各部分電路實現起來都非常容易，在傳統的設計中也應用得較為廣泛，技術成熟。其原理框圖如下圖2-1所示：AT89S52單片機AT89S52單片機電源供電電路時鐘產生電路輸入A、B控制電路路PWM的輸出圖2-1單片原理實現框圖方案二：基于現場可編程邏輯門陣列FPGA，通過EDA技術，采用VerilogHDL硬件描述語言實現數控脈沖寬度調制信號發生器設計。程序設計思想為：對輸入信號A、B采用不同的八位二進制代碼表示高低電平持續時間，由時鐘上沿觸發加計數器進行加計數功能，至于計數器u1、u2誰工作取決于其后接的D觸發器輸出的高低電平狀態，低電平使u1工作，高電平使u2工作。再通過組合邏輯電路輸出結果狀態。其原理框圖如下圖2-2所示：圖2-2數控脈沖寬度調制信號發生器電路控制框圖2.3方案論證通過方案一二的比較，可以看出方案一的設計使用分立元件電路較為多，因此會增加電路調試難度，且電路的不穩定性也會隨之增加，而采用FPGA芯片實現的電路，由于在整體性上較好，在信號的處理和整個系統的控制中,FPGA的方案能大大縮減電路的體積,提高電路的穩定性。此外其先進的開發工具使整個系統的設計調試周期大大縮短，一般來講，同樣的邏輯，基于FPGA要比基于單片機要快很多，因為它們工作的原理是完全不同的。單片機是基于指令工作的，同樣的激勵到達單片機后，單片機首先要判斷，然后讀取相應的指令，最后作出響應，這每一步都是需要在單片機的時鐘驅動下一步步的進行。而基于FPGA則是把相應的邏輯“暫時”固化為硬件電路了，它對激勵作出的響應速度就是電信號從FPGA的一個管腳傳播另一個管腳的傳播速度，當然這指的是異步邏輯，同時電信號也要在芯片內進行一些柵電容的充放電動作，但這些動作都是非常非?？斓?。2.4方案選擇結合現代測量技術的要求和精確，對其各個部件的性能提出了更高的要求，精確度是高于一切的，也是衡量一個器件的標準。在器件的合理使用和再度利用的考慮下，可編程的邏輯器件是占優勢的，而且更方便，低功耗，體積小，結合本設計的要求及綜合以上比較的情況，我們選擇了基于FPGA的數控脈沖寬度調制信號發生器的方案，即，選擇方案二。3、單元模塊設計 本設計由現場可編程門陣列（FPGA）作為控制芯片，通過VreilogHDL硬件描述語言設計，運用自頂而下的設計思想，按功能逐層分割實現層次化的設計。下面介紹主要模塊的功能及作用。3.1有源晶振電路 有源晶振電路如下圖3-1所示：圖3-1有源晶振電路采用有源晶振作為時鐘信號源，有源晶振常用的為4個引腳，1-NC、2-GND、3-OUT、4-VCC，它是一個完整的振蕩器，其內部除了石英晶體外還有阻容軟件和晶體管，有源晶振信號質量好，比較穩定，而且連接方式比較簡單。主要是作為電源濾波，通常使用的為一個電容和電感組成的PI型濾波網絡，輸出端使用一個小阻值電阻過濾信號。串電阻可減小反射波，避免反射波疊加引起過沖，減少諧波以及阻抗匹配，減小回波干擾及導致的信號過沖。由于本設計所用的為20MHZ的晶振，而20MHz以下的晶體晶振基本上都是基頻的器件，穩定度好，20MHz以上的大多是諧波的（如3次諧波、5次諧波等等），穩定度差，因此我們選用基頻的器件，畢竟倍頻用的PLL電路需要的周邊配置主要是電容、電阻、電感，其穩定度和價格方面遠遠好于晶體晶振器件。3.2供電電路 供電電路原理圖如下圖3-2所示： 圖3-2供電電路原理圖本設計中使用到了三個電源，第一是+5V的電源，用于為上拉電阻提供電壓，該設計中用集成三端穩壓器CW7805來得到，輸入電壓經降壓，整流，濾波，穩壓后得到+5V的電壓供本設計使用；第二是+3.3V電源，用于為FPGA芯片提供工作電壓，本設計中電源芯MIC29302來得到3.3V輸入輸出引腳工作電壓；第三是+2.5V電源，用于為FPGA芯片內核工作提供電壓，本設計中電源芯片SPX1117M來得到+2.5V芯片工作的內核電壓。在FPGA芯片管腳上，+2.5V電源必須接在內核電源輸入端(VCCINT)上，而VCCIO是芯片輸入輸出引腳工作電源，根據輸入輸出的設備不同，可以接2.5V、3.3V或5.0V。特別注意的是EPC1PC8的工作電壓必須為3.3V，且該配置芯片屬于FlashMemory閃存)器件，具有可擦寫的功能。3.3PS配置電路 配置電路如下圖3-3所示： 圖3-3配置電路原理圖配置電路采用被動串行（PS）模式，為了利用ByteBlasterMV下載電纜配置EP1K30TC144器件，3.3V的電源應該接上拉電阻，電纜的VCC腳連到3.3V電源，而器件的VCCINT的引腳連接到相應的2.5V,對于PS配置電路，器件的VCCIO引腳必須連接到2.5V。上拉電阻接到配置器件的電源端，這里接到了+5V電源端。nCE接到CONF_DONE端，OE接到nSTATUS端，Nint_CONF接到nCONFIG端，DCLK與DCLK相連接，DATA與DATA0相連接。nCEO引腳端懸空。3.4八位計數器輸入電路 8位計數器的原理圖如下圖5-4所示：圖3-48位計數器件原理圖此試驗選用的是8位的計數器進行加計數功能，從0加到255。計數器是數字系統中用的較多的基本邏輯器件，它的基本功能是統計時鐘脈沖的個數，即實現計數操作，它也可用與分頻、定時、產生節拍脈沖和脈沖序列等。例如，計算機中的時序發生器、分頻器、指令計數器等都要使用計數器。計數器的種類很多。按構成計數器中的各觸發器是否使用一個時鐘脈沖源來分，可分為同步計數器和異步計數器；按進位體制的不同，可分為二進制計數器、十進制計數器和任意進制計數器；按計數過程中數字增減趨勢的不同，可分為加法計數器、減法計數器和可逆計數器；還有可預制數和可編計數器等等。3.5D觸發器電路 D觸發器的原理圖如下圖3-5所示：圖3-5Ｄ觸發器件原理圖D觸發器的輸入端由時鐘信號端clk、數據信號端、反相復位端CLRN和反相置位端PRN組成，CLRN、PRN控制信號分別從方框小圓圈處輸入，表示低電平控制信號有效。D觸發器輸出端由兩個互為反相的Q端和~Q端組成。D觸發器的D代表延遲或數據，它的輸出是發生在早于一個時鐘脈沖之前的D輸入的函數。在時鐘脈沖期間，在D輸入提供“1”會導致輸出變為1，否則輸出變為0。4、特殊器件的介紹4.1CPLD器件介紹CPLD是ComplexProgrammableLogicDevice的縮寫，它是有最早的PLD器件發展形成的高密度可編程邏輯器件，它具有編程靈活、集成度高、設計開發周期短、適用范圍寬、開發工具先進、設計制造成本低、對設計者的硬件經驗要求低、標準產品無需測試、保密性強、價格大眾化等特點。CPLD是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。其基本設計方法是借助集成開發軟件平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜（“在系統”編程）將代碼傳送到目標芯片中，實現設計的數字系統。許多公司都開發出了CPLD可編程邏輯器件。比較典型的就是Altera、Lattice、Xilinx世界三大權威公司的產品。如Altera公司的MAXII器件，就是其極具代表性的一類CPLD器件，是有史以來功耗最低、成本最低的CPLD。MAXIICPLD基于突破性的體系結構，在所有CPLD系列中，其單位I/O引腳的功耗和成本都是最低的。Altera公司的MAX7000A系列器件是高密度、高性能的EPLD，它是基于第二代MAX結構，采用CMOSEPROM工藝制造的。該系列的器件具有一定得典型性，其他結構都與此結構非常的類似。它包括邏輯陣列塊、宏單元、擴展乘積項、可編程連線陣列和IO控制部分。由于大多數CPLD是基于乘積項的“與或”結構，故適合設計組合邏輯電路。4.2FPGA器件介紹FPGA(Field－ProgrammableGateArray)可以達到比PLD更高的集成度，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展起來的，具有更復雜的布線結構和邏輯實現。PLD器件和FPGA的主要區別在于PLD是通過修改具有固定內連電路得邏輯功能來進行編程，而FPGA是通過修改一根或多根分割宏單元的基本功能塊的內連線的布線來進行編程。它一般由可嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速互聯通道(FastTrack)、IO單元（IOE）組成。AlteraCycloneII采用全銅層、低K值、1.2伏SRAM工藝設計，裸片尺寸被盡可能最小的優化。采用300毫米晶圓，以TSMC成功的90nm工藝技術為基礎，CycloneII器件提供了4,608到68,416個邏輯單元（LE），并具有一整套最佳的功能，包括嵌入式18比特x18比特乘法器、專用外部存儲器接口電路、4kbit嵌入式存儲器塊、鎖相環（PLL）和高速差分I/O能力。CycloneII器件擴展了FPGA在成本敏感性、大批量應用領域的影響力，延續了第一代Cyclone器件系列的成功。由于FPGA是基于查找表（LUT）結構的器件，且每個LAB由10個LE組成，一個LE由LUT和寄存器組成，適合于時序邏輯電路的設計。4.3EP1K30TC144器件介紹ACEX1K器件是Altera公司在2000推出的2.5V低價格SRAM工藝FPGA結構與10KE類似，帶嵌入式存儲塊（EAB）,部分型號帶PLL，主要有1K10、1K30、1K50、1K100等型號。EP1K30TC144器件中，EP1K表示器件類型，30表示器件內有30K個邏輯門，T代表封裝類型，C表示用途為商用，144表示管腳數為144。其引腳圖如圖4-3所示圖4-3EP1K30TC原理圖5、最小系統原理圖 整個設計用到的模塊組成的最小系統原理圖如下圖5-1所示： 圖5-1最小系統原理圖本設計的電路實現是基于FPGA最小系統原理圖，再配以所需的外設。最小系統設計包含了時鐘產生電路模塊、PS程序下載配置電路模塊、電源電路模塊，右邊的是FPGA芯片EP1K30TC143器件。通過連線將各個模塊進行連接成最小系統。由于本設計電路比較簡單，外設比較少。將外設與最小系統進行合理正確連接，即可實現本設計的電路原理要求。圖中將各外設模塊和芯片電路各對應管腳進行合理正確連接，即可實現本設計的電路原理要求，A，B的輸入由程序來實現，在輸出端口，可以外接一個示波器，用來檢查電路是否輸出了脈沖寬度調制信號，以及占空比是否符合要求，用以驗證電路的功能。6、軟件實現通過至頂向下（TOP--DOWN）的設計方法，我們對電路的設計要求作了分析，從電路要實現的功能著手，逐層分析電路設計的步驟，再具體到各個模塊的設計實現以及各模塊實現方案的選擇。從本設計的電路要求，通過兩個可加載8位計數器lcnt8.v實現本設計。6.1軟件設計設計程序如下:A、代碼頂層：模塊pwm_gn.v//PWMgeneratormodulepwm_gn(clk,rst_n,a,b,pwmout,ld1,ld2,cao1,cao2);inputclk;//systemclockinputrst_n;//resetinput[7:0]a;//pulsewidthcontrolinputinput[7:0]b;//pulsewidthcontrolinputoutputpwmout;outputld1,ld2,cao1,cao2;//onlyforobservation,canberemovedwirecao1;wirecao2;wireld1;wireld2;wirepwmout;regpwmint;//intantiatetwoloadable0~255counterlcnt8u1_lcnt8(.clk(clk),.rst_n(rst_n),.ld(ld1),.d(a),.cao(cao1));lcnt8u2_lcnt8(.clk(clk),.rst_n(rst_n),.ld(ld2),.d(b),.cao(cao2));//twoloadablecountercontrolandreloadingcontrolalways@(posedgecao2orposedgecao1)beginif(cao1==1'b1)beginpwmint<=1'b0;endelseif(cao2==1)beginpwmint<=1'b1;endendassignld1=!pwmint;assignld2=pwmint;assignpwmout=pwmint;endmoduleB、8位可加載計數器：lcnt8//8bitloadbleincrementcountermodulelcnt8(clk,rst_n,ld,d,cao);inputclk;inputld;input[7:0]d;inputrst_n;outputcao;reg[7:0]count;regcao;always@(posedgeclk)beginif(!rst_n)begincount<=8'b00000000;endelseif(ld)begincount<=d;endelsebegincount<=count+1'b1;endendalways@(posedgeclk)beginif(count==254)begincao<=1'b1;endelsebegincao<=1'b0;endendendmodule6.2思考題擴展本設計電路中，脈沖調制信號的占空比由A，B與255的差值決定，擴展電路的實現占空比由A，B的值決定，即高低電平持續時間由A，B來決定，具體電路由兩個八位可加載減計數器，D觸發器和非門等組成，八位可加載減計數器的程序和仿真圖如下：程序：modulesubb(clk,rst_n,ld,d,cao);inputclk;inputld;input[7:0]d;inputrst_n;outputcao;reg[7:0]count;regcao;always@(posedgeclk) begin if(!rst_n)begin count<=8'b11111111; end elseif(ld)begin count<=d; end elsebegin count<=count-1'b1; end endalways@(posedgeclk) begin if(count==0)begin cao<=1'b1; end else begin cao<=1'b0; end endEndmodule7、系統仿真及調試7.1仿真通過QuartusII軟件，我們進行了仿真，其仿真波形如下圖所示：圖7-1A=12，B=12的輸出波形圖7-2A=136，B=128的輸出波形在圖7-1中，我們設置A=12，B=12。當lcnt8：u1完成從12到255計數時cao1發生一個脈沖，D觸發器清零，變為低電平，lcnt8：u1又從12開始計數；當lcnt8：u2完成從12到255計數時cao2發生一個脈沖，D觸發器置數為高電平，lcnt8：u2又開始從12到255計數；如此循環。圖7-2將A設置為136，B為128，因此計數器將從136和128開始計數，從而調節了脈沖的寬度。在QuartusII6.0軟件中利用硬件描述語言描述電路后，用Tools/NetlistViewers/RTLViewer生成的對應的電路圖如下：圖7-3數控脈沖寬度調制信號發生器電路圖7.2調試在QuartusII軟件中，通過對所設計的硬件描述語言代碼進行波形仿真后，達到了預期效果，于是，我們在該軟件上進行下載配置設置。在Assignments菜單下選中Devices，在Family欄選擇ACEX1K，選中EP1K30TC144-2器件。再在Assignments菜單下選中Pins按照相應要求對管腳進行鎖定。最后在Tools菜單下，選中Programmer，對配置方式進行設置，這里選擇Passive