1、數(shù)學(xué)電子技術(shù)課程考核大綱一、適應(yīng)對(duì)象修讀完本課程規(guī)定內(nèi)容的電子科學(xué)與技術(shù)、光電信息科學(xué)與工程專業(yè)的本科學(xué)生；提出并獲準(zhǔn)免修本課程、申請(qǐng)進(jìn)行課程水平考核的電子科學(xué)與技術(shù)、光電信息科學(xué)與工 程專業(yè)的本科學(xué)生；提出并獲準(zhǔn)副修第二專業(yè)、申請(qǐng)進(jìn)行課程水平考核的非電子科學(xué)與技術(shù)專業(yè)、光電信息 科學(xué)與工程專業(yè)的本科學(xué)生；二 考核目的考核學(xué)生對(duì)數(shù)字電子技術(shù)的基本原理，基本概念和分析方法的掌握情況及知識(shí)的綜 合應(yīng)用能力。三考核形式與方法考試方式將結(jié)合平時(shí)作業(yè)、出勤和期末考試的各個(gè)環(huán)節(jié)，期末考試采取閉卷形式。使學(xué) 生能夠注重平時(shí)學(xué)習(xí)的過(guò)程，改變學(xué)生從應(yīng)試型到能力型。考試內(nèi)容側(cè)重于數(shù)字電路的分析 和設(shè)計(jì)方法以及各種

2、集成邏輯器件的功能掌握和應(yīng)用。四 課程考核成績(jī)構(gòu)成考核方式：閉卷考試期評(píng)成績(jī)(100%)二平時(shí)成績(jī)(30%) +期末考試成績(jī)(70%)五、考核內(nèi)容與要求第一章數(shù)字邏輯概論考核內(nèi)容：1、數(shù)字電路與數(shù)字信號(hào)2、數(shù)制3、二進(jìn)制數(shù)的算術(shù)運(yùn)算4、二進(jìn)制代碼5、二值邏輯變量與基本邏輯運(yùn)算6、邏輯函數(shù)及其表示方法考核要求：熟練掌握各種進(jìn)制之間的轉(zhuǎn)換以及常見(jiàn)的BCD碼，掌握各種邏輯運(yùn)算以及邏輯問(wèn)題的 幾種不同描述方法間的轉(zhuǎn)換。第二章邏輯代數(shù)與硬件描述語(yǔ)言基礎(chǔ)考核內(nèi)容：1、邏輯代數(shù)2、邏輯函數(shù)的卡諾圖化簡(jiǎn)法3、硬件描述語(yǔ)言Verilog IIDL基礎(chǔ)考核要求：熟練掌握邏輯代數(shù)基本定理的運(yùn)用和代數(shù)法、卡諾圖化簡(jiǎn)法

3、。掌握硬件描述語(yǔ)言的基 本語(yǔ)法規(guī)那么和Verilog程序的基本結(jié)構(gòu)。第三章邏輯門(mén)電路考核內(nèi)容：1、MOS邏輯門(mén)電路2、TTL邏輯門(mén)電路3、邏輯描述中的幾個(gè)問(wèn)題4、邏輯門(mén)電路使用中的兒個(gè)實(shí)際問(wèn)題5、用Verilog HDL描述邏輯門(mén)電路考核要求：熟練掌握TTL和CMOS門(mén)的邏輯功能和使用方法。正確理解TTL和CMOS門(mén)電路結(jié) 構(gòu)及工作原理。了解邏輯門(mén)電路使用中的實(shí)際問(wèn)題，掌握用Verilog HDL描述邏輯門(mén)電路。第四章組合邏輯電路考核內(nèi)容：1、組合邏輯電路的分析2、組合邏輯電路的設(shè)計(jì)3、組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)4、假設(shè)干典型的組合邏輯集成電路5、組合可編程邏輯器件6、用Verilog HDL描

4、述組合邏輯電路考核要求：熟練掌握掌握組合邏輯電路的分析和設(shè)計(jì)方法，了解產(chǎn)生、消除競(jìng)爭(zhēng)冒險(xiǎn)的原因和方 法，掌握典型的組合邏輯集成電路的功能和應(yīng)用，了解用Verilog HDL描述組合邏輯電路。第五章鎖存器和觸發(fā)器考核內(nèi)容：1、雙穩(wěn)態(tài)存儲(chǔ)單元電路2、鎖存器3、觸發(fā)器的電路結(jié)構(gòu)和工作原理4、觸發(fā)器的邏輯功能5、用Verilog HDL描述鎖存器和觸發(fā)器考核要求：熟練掌握五種類型觸發(fā)器的邏輯功能，觸發(fā)方式，特性方程，正確理解其電 路結(jié)構(gòu)和工作原理，一般了解觸發(fā)器邏輯功能的轉(zhuǎn)換和參數(shù)。第六章時(shí)序邏輯電路考核內(nèi)容：1、時(shí)序邏輯電路的基本概念2、同步時(shí)序邏輯電路的分析3、同步時(shí)序邏輯電路的設(shè)計(jì)4、異步時(shí)序邏

5、輯電路的分析5、假設(shè)干典型的時(shí)序邏輯集成電路6、用Verilog HDL描述時(shí)序邏輯電路考核要求：熟練掌握時(shí)序電路的基本分析方法，掌握同步時(shí)序電路的設(shè)計(jì)方法以及典型的時(shí)序邏 輯集成電路功能和應(yīng)用，熟練掌握用集成計(jì)數(shù)器設(shè)計(jì)任意進(jìn)制計(jì)數(shù)器的方法，了解時(shí)序可編 程邏輯器件。第七章存儲(chǔ)器，復(fù)雜可編程器件和現(xiàn)場(chǎng)可編程門(mén)陣列考核內(nèi)容：.1、只讀存儲(chǔ)器2、隨機(jī)存取存儲(chǔ)器考核要求：掌握各種存儲(chǔ)器件的分類方法及其特點(diǎn)，了解存儲(chǔ)器、復(fù)雜可編程邏輯器件的電路結(jié)構(gòu) 和工作原理。第八章脈沖波形的變換與產(chǎn)生考核內(nèi)容：1、單穩(wěn)態(tài)觸發(fā)器2、施密特觸發(fā)器3、多諧振蕩器4、555定時(shí)器及其應(yīng)用考核要求：正確理解多諧振蕩器、單穩(wěn)態(tài)觸發(fā)器、施密特觸發(fā)器、555定時(shí)器的工作原理，熟練 掌握5