1、姓名 學號 學院 專業 座位號 ( 密 封 線 內 不 答 題 )密封線線_ _ 誠信應考,考試作弊將帶來嚴重后果！ 華南理工大學期末考試 數字系統設計 試卷注意事項：1. 考前請將密封線內各項信息填寫清楚； 2. 所有答案請直接答在試卷上(或答題紙上)； 3考試形式：開（閉）卷； 4. 本試卷共 大題，滿分100分，考試時間120分鐘。題 號一二三四五總分得 分評卷人一選擇題(每小題2分，共16分)1. 大規模可編程器件主要有FPGA、CPLD兩類，下列對CPLD結構與工作原理的描述中，正確的是(C )A. CPLD即是現場可編程邏輯器件的英文簡稱；B. CPLD是基于查找表結構的可編程邏輯

2、器件；C. 早期的CPLD是從GAL的結構擴展而來；D. 在Altera公司生產的器件中，FLEX10K 系列屬CPLD結構；2. 在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是(D )A. if clkevent and clk =1 then .;B. if falling_edge(clk) then .;C. if clkevent and clk =0 then .;D. if clkstable and not clk =1 then .;3. 在VHDL語言中，下列對進程（PROCESS）語句的語句結構及語法規則的描述中，正確的是(A )A. PROCESS為一無限循環語句

3、；敏感信號發生更新時啟動進程，執行完成后，等待下一次進程啟動；.B. 敏感信號參數表中，應列出進程中使用的所有輸入信號；C. 進程由說明部分、結構體部分、和敏感信號參數表三部分組成；D. 當前進程中聲明的信號也可用于其他進程4. 基于EDA軟件的FPGA / CPLD設計流程，以下流程中哪個是正確的：(C )A. 原理圖/HDL文本輸入適配綜合時序仿真編程下載功能仿真硬件測試B. 原理圖/HDL文本輸入功能仿真綜合時序仿真編程下載適配硬件測試；C. 原理圖/HDL文本輸入功能仿真綜合適配時序仿真編程下載硬件測試D. 原理圖/HDL文本輸入適配時序仿真編程下載功能仿真綜合硬件測試。5. 關于綜合

4、，從輸入設計文件到產生編程文件的順序正確的是：(B)A邏輯綜合 高層次綜合 物理綜合；B. 高層次綜合 邏輯綜合 物理綜合；C. 物理綜合 邏輯綜合 高層次綜合；D. 高層次綜合 邏輯綜合 時序綜合；6. 進程中的信號賦值語句，其信號更新是(C )A. 按順序完成；B. 比變量更快完成；C. 在進程的掛起時完成；D. 都不對。7. 下列不屬于VHDL基本程序結構是（ A） ACONFIGURATION定義區 BARCHITECTURE定義區 CUSE定義區 DENTITY定義區8.下面對利用原理圖輸入設計方法進行數字電路系統設計，那一種說法是不正確的_（C）。A.原理圖輸入設計方法直觀便捷，但

5、不適合完成較大規模的電路系統設計；B.原理圖輸入設計方法一般是一種自底向上的設計方法；C.原理圖輸入設計方法無法對電路進行功能描述；D.原理圖輸入設計方法也可進行層次化設計。二簡答題（22分）1. 簡述利用EDA技術設計數字系統的特點。1)用軟件的方式設計硬件；2)用軟件方式設計的系統到硬件系統的轉換是由有關的開發軟件自動完成；3)采用自頂向下的設計方法；4)設計過程中可用有關軟件進行各種仿真；5)系統可現場編程，在線升級；6)整個系統可集成在一個芯片上，體積小、功耗低、可靠性高。2. 什么是信號建立時間?（2分）什么是信號保持時間？（2分）建立時間是指在觸發器的時鐘信號上升沿到來以前，數據穩

6、定不變的時間。保持時間是指在觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間。3. 仿真分為哪幾個層次的仿真？（3分）1)電路級仿真；2)邏輯仿真；3)開關級仿真；4)算法仿真4. 實驗中，對某程序進行編譯時出現錯誤提示：“VHDL Design File “aaa.vhd” must contain an entity of the same name.”（4分）這是什么原因？如何修改？產生這個錯誤的原因是ENTITY的名字與VHDL文件名字不一樣。只需要把ENTITY的名字改為“aaa”或者把“aaa.vhd”改成ENTITY的名字就可以了。5.實驗中，如果編譯時出現“Cant open

7、 VHDL “WORK” ”這樣的錯誤提示。這又是什么原因，如何修改？（4分）出現這個錯誤的原因是把VHD文件直接放在了硬盤根目錄下，只需要建立一個文件夾就可以解決。6.用圖示法描述一般時序系統的模型，并作簡要說明。（3分）組合邏輯電 路存儲器輸入現態輸出次態時序電路的一般模型，由組合邏輯電路具有記憶功能的存儲器組成。系統的當前狀態保存在存儲器或寄存器中，組合邏輯也可以分為次態產生邏輯與輸出邏輯兩部分。系統的次態由系統的當前狀態與輸入有關，同樣地，系統的輸出也是由存儲器的狀態與輸入信號一起決定的。三根據下述VHDL程序段，畫出相應的邏輯示意圖,并加以簡單說明（共10分，每題5分）。1、Proc

8、ess(clk)Begin If (clk =1) then Q=data; End if;End process; 這是一個D觸發器。2、ENTITY example IS PORT ( a, b , c, g1, g2a, g2b: IN std_logic; y: OUT std_logic_vector (7 DOWNTO 0) );END ENTITY;ARCHITECTURE behav OF example ISSIGNAL indata : std_logic_vector(2 DOWNTO 0);BEGIN indata y y y y y y y y y=XXXXXXXX;

9、 END CASE; ELSE y=11111111; END IF; END PROCESS;END behav;這是一個三八線譯碼器。a y0b QUOTE y1 y1c y2 y3 y4g1 y5g2a y6g2b y7四綜合題 (52分)1. 根據原理圖寫出相應的VHDL程序：（10分）LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY problem4 ISPORT(DIN,CLK:IN std_logic; QOUT:OUT std_logic);END problem4;ARCHITECTURE behave OF problem4 I

10、SSIGNAL Q:std_logic;BEGINDFF:PROCESS(CLK)BEGINIF (CLKevent AND CLK=1) THEN Q=DIN;END IF;END PROCESS;LATCH:PROCESS(Q,CLK)BEGINIF (CLK=1) THEN QOUT=NOT Q;END IF;END PROCESS;END behave;2. 有一個傳輸門，根據下述賦值語句和給定的波形，畫出對應Z1,Z2，Z3和Z4的波形圖。（4分）（1）Z1=Vi ，慣性延時時間為4ns （2）Z2 =Vi after 4 ns，慣性延時時間為4ns（3）Z3 = TRANSPORT

11、 Vi AFTER 3 ns ，慣性延時時間為4ns（4）Z4=Vi，傳輸門的Tr=4ns,Tf=2ns3. 根據ASM圖畫出時序圖。（4分） 4.下面的ASM圖含有多少個狀態單元，用虛線框加以表示（2分）。并用雙進程狀態機描述，請在空白處填入合適語句, 使程序完整正確。（8分）Entity traffic is Port ( reset, clk: in std_logic; car,timed: in std_logic; major_green, minor_green:out std_logic）； end entity;Architecture asm of traffic is t

12、ype state is (G,R); signal present_state,next_state:state; Begin seq: process(reset, clk) begin if (reset=1) then present_state=G; elsif (clkevent and clk=1) then present_state=next_state; end if; end process; com: process （present_state, car, timed) begin start_timer major_green=1; minor_green=0; i

13、f (car=1) then start_timer=1; next_state=R; else next_state major_green=0;minor_green=1;if (timed=1) then next_state=G;else next_state=R;end if ; end case; end process ;End asm;下圖所示電路是某數字系統的控制器。其中Z是系統數據處理器的狀態信號；C1和C2是控制器輸出的控作信號。試畫出該控制器的ASM圖。（10分）C1=Q2Q1C2=Q2Q1ZQ1n+1=ZC1=ZQ2Q1Q2n+1=C1=Q2Q1現態次態Q2Q1ZQ2

14、n+1Q1n+1000100011110000101001100011100ASM圖如下：10C2C1Z001101試編程實現以下功能。（14分）如下圖所示，某數字系統有三條輸入線分別為CLK、CONTROL和DATA。有一條輸出應答線READY和8位輸出總線Z。從DATA數據線上輸入的是8位串行數據。串行輸入數據從低位到高位依次輸入。當系統準備接受新的數據時READY信號置1，并監視輸入信號CONTROL。當CONTROL線在連續二個時鐘周期為1時，系統將READY信號恢復為0。隨后的8個時鐘由DATA線依次輸入8位數據。之后一個時鐘，再次將READY 信號置1，并將8為數據并行輸出到數據總

15、線Z。 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY problem6 ISPORT(DATA,CONTROL,CLK:IN STD_LOGIC;Z:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);READY:OUT STD_LOGIC);END problem6;ARCHITECTURE behav OF problem6 ISBEGINPROCESS(CLK,CONTROL,DATA)VARIABLE CNT:INTEGER RANGE 0 TO 9:=0;VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0):=00000000;BEGINIF (CLKEVENT AND CLK=1) THENIF CNT=10 THENZ=TMP;CNT:=