1、ALU運(yùn)算器實(shí)驗(yàn)報(bào)告ALU運(yùn)算器實(shí)驗(yàn)報(bào)告計(jì)算機(jī)組成與系統(tǒng)結(jié)構(gòu)算術(shù)邏輯部件實(shí)驗(yàn)報(bào)告姓名：同組成員：指導(dǎo)老師:實(shí)驗(yàn)時(shí)間：2012年3月28日一、實(shí)驗(yàn)名稱：算術(shù)邏輯部件的設(shè)計(jì)二、實(shí)驗(yàn)設(shè)備:DE2-70仿真實(shí)驗(yàn)板三、實(shí)驗(yàn)原理：輸入為兩個(gè)4位操作數(shù)A和B,其中，核心部件是能夠進(jìn)行加減運(yùn)算的加法器，加法器的輸出除了和、差的結(jié)果Add-Result以外，還有進(jìn)位標(biāo)志外，還有進(jìn)位標(biāo)志Add-carry、零標(biāo)志Zero、溢出標(biāo)志Add-Overflow和標(biāo)志符號Add-Sign。在操作控制端ALUctr的控制下，在ALU中執(zhí)行“加法”、“減法”、“按位或”、“帶符號整數(shù)比較小于置1”和“無符號數(shù)比較小于置1”等

2、運(yùn)算，Result作為ALU算的結(jié)果被輸出，同時(shí)，零標(biāo)志Zero和溢出標(biāo)志Overflow也被作為ALU的結(jié)果標(biāo)志信息輸出。ALU的操作由一個(gè)ALU操作控制信號生成部件產(chǎn)生的控制信號來控制，該控制信號邏輯的輸入是ALUctr信號，輸出有4個(gè)控制信號:1、SUBctr用來控制ALU執(zhí)行加法還是減法運(yùn)算，當(dāng)SUBctr=1時(shí)做減法，當(dāng)SUBctr=0時(shí)做加法;2、OPctr用來控制選擇哪種運(yùn)算的結(jié)果作為Result的輸出，因?yàn)?1條目標(biāo)指令中只有三種運(yùn)算結(jié)果可能：加減，按位或和小于置1,所以O(shè)Pctr需要兩位;3、OVctr用來控制是否要進(jìn)行溢出判斷，當(dāng)OVctr=1時(shí)，需要判斷溢出，此時(shí)，石結(jié)果

3、發(fā)生溢出，則溢出標(biāo)志Overflow為1;當(dāng)OVctr=0時(shí)，無須判斷溢出，此時(shí)，即使結(jié)果發(fā)生溢出，溢出標(biāo)志Overflow也不為1;4、SIGctr信號控制ALU是執(zhí)行“帶符號整數(shù)比較小于置于1”還是“無符號數(shù)比較小于置1”功能，當(dāng)SIGctr=0,則執(zhí)行“無符號數(shù)比較小于置1”，當(dāng)SIGctr=1,則執(zhí)行“帶符號整數(shù)比較小于置1”。四、實(shí)驗(yàn)結(jié)果：通過控制ALUctr、SUBctr、OVctr、SIGctr以及OPctr等控制端來選擇需要進(jìn)行的操作，通過撥動開關(guān)來設(shè)置我所需要的操作數(shù)，通過二極管的發(fā)光情況來記錄對操作數(shù)計(jì)算后得到的結(jié)果，然后將實(shí)際結(jié)果與預(yù)期結(jié)果相匹配，將所有的操作進(jìn)行過后，比

4、較后發(fā)現(xiàn)實(shí)際結(jié)果均與預(yù)期結(jié)果全部一致，實(shí)驗(yàn)驗(yàn)證成功。五、Verilog源代碼:moduleALU(A,B,ALUctr,Zero,Overflow,Result);parametern=4;inputn-1:0A,B;input2:0ALUctr;outputZero,Overflow;outputn-1:0Result;wireSUBctr,OVctr,SIGctr,SignA,SignB,Cin;wire1:0OPctr;wiren-1:0X,Y,Z,Less,M,N,Add_Result;wireAdd_Carry,Add_Overflow,Add_Sign;assignM=n1'

5、;b0;assignN=n1'b1;assignSUBctr=ALUctr2;assignOVctr=!ALUctr1&ALUctr0;assignSIGctr=ALUctr0;assignOPctr1=ALUctr2&ALUctr1;assignOPctr0=!ALUctr2&ALUctr1&!ALUctr0;assignCin=SUBctr;assignX=BAnSUBctr;assignY=A|B;assignSignA=CinAAdd_Carry;assignSignB=Add_OverflowAAdd_Sign;assignOverflow=A

6、dd_Overflow&OVctr;Adderad(Cin,A,X,Add_Carry,Add_Overflow,Add_Sign,Add_Result,Zero);MUX2_1m1(SignA,SignB,Less,SIGctr);defparamm1.k=1;MUX2_1m2(M,N,Z,Less);MUX3_1m3(Add_Result,Y,Z,Result,OPctr);endmodulemoduleMUX2_1(X,Y,Z,ctr);parameterk=4;inputk-1:0X,Y;outputregk-1:0Z;inputctr;always(XorYorctr)if(

7、ctr)Z<=X;elseZ<=Y;endmodulemoduleMUX3_1(A,B,C,D,ctr);parameterk=4;inputk-1:0A,B,C;outputregk-1:0D;input1:0ctr;always(AorBorCorctr)if(ctr=00)D=A;elseif(ctr=01)D=B;elseif(ctr=10)D=C;endmodulemoduleAdder(Cin,X,Y,Add_Carry,Add_Overflow,Add_Sign,Add_Result,Zero);parameterk=4;inputk-1:0X,Y;inputCin;outputregk-1:0Add_Result;outputAdd_Carry,Add_Overflow,Add_Sign,Zero;regAdd_Carry;assignZero=|Add_Result;assignAdd_Sign=Add_R