1、2004.9VLSIl靜態CMOS邏輯CMOS、NMOS標準結構偽nMOS邏輯級聯電壓開關邏輯(CVSL)CMOS傳輸門邏輯l動態CMOS邏輯鐘控CMOS邏輯（C2MOS）預充電放電邏輯（動態CMOS）多米諾邏輯2004.9VLSI 前面討論過的許多電路都是實現組合邏輯的。在組合邏輯中，輸出僅僅是當前各輸入的函數。對一個大型數字系統來講，組合邏輯是必要的，它負責數據加工。然而，一個復雜的數據處理需要一系列操作，而每一步操作的內容和要求往往需要根據以前各個操作的結果。顯然，對于一個時序的數字處理系統，其輸出是與輸入的歷史有關的。2004.9VLSI時序電路是由記憶元件與組合邏輯組成的。在MOS電

2、路中，有兩類記憶元件:靜態記憶元件利用反饋動態記憶元件利用電容2004.9VLSI它是由邏輯門反饋組成的。如圖是用NOR門交叉耦合而構成的RS-Latch。其特性方程式為聯立方程式：QSQQRQR S00保持011 0100 1110 0QQLatch（鎖存器）：能夠接受和維持一位二進制的部件。2004.9VLSIR S001 1011 0100 111保持QQ以NAND為基礎的RS-LatchRQQQSQ2004.9VLSI 在NOR式的RS-Latch中，R=0，S=0是不起作用的，R=1，S=1是禁止的。 但在NAND式的RS-Latch中，R=0，S=0是禁止的，R=1，S=1是不起作

3、用的。 注意到這些差別后，我們就可以靈活地使用這兩種RS-Latch。比較： 在NOR式RS-Latch中，Q=1是由S=1來置位的；Q=0是由R=1來復位的。 但在NAND式RS-Latch中，Q=1是由S=0來置位的；Q=0是由R=0來置位的。2004.9VLSIu除了靜態記憶元件外，MOS工藝又提供了動態記憶元件，這是雙極型工藝所沒有的。u靜態記憶系統中，只要電源是接通的，靜態記憶元件就會記住已有的狀態。在動態記憶系統中，動態記憶元件只能記住一段時間，大約1 2ms，過后就不保證了。為了要長期記住已有的狀態，就需要不斷地刷新。u最基本的MOS動態記 憶元件為一只開關加一 只電容器。如圖所

4、示。u靜態記憶元件很緊湊，允許設計高容量的記憶系統。2004.9VLSIu比較：恢復邏輯靜態記憶元件和系統傳輸邏輯動態記憶元件和系統 前者能主動地克服噪聲的影響，恢復邏輯電平。而后者沒有這種功能。u時序系統可以用許多方法來實現。有同步時序系統與異步時序系統之分。最常見、最容易設計的是同步時序系統，它采用一個中央時鐘來同步一系列操作，提供一個全局的通信規程，使芯片內的數據有序地移動。u時鐘周期，通常又分為若干個節拍(Sub-periods)或相(Phase)，以提供細微的時間單元。2004.9VLSIl靜態主從式移位寄存器l動態移位寄存器l動態移位寄存器DFF1lC2MOS移位寄存器l精簡的DF

5、Fl時鐘驅動電路的問題2004.9VLSI根據電路名稱就可以知道，該電路由兩部分組成：主鎖存器，它由NOR式RS-Latch組成，用于取數。從鎖存器，由NAND式RS-Latch組成，用于輸出數據。輸入數據D，在=1時刻已被鎖存到主鎖存器的QM處。 在=0時刻已被傳輸到QS處2004.9VLSIu經過兩個節拍，即一個時鐘周期，數據D已從輸入端移到輸出端，并鎖存在從鎖存器中。u最后輸出處又可以加一對與門，它與時鐘相與，規定只有當=1節拍，才有輸出。u同時，一個和時鐘相與的門客觀上也能起選通和整形的作用，并為后面的連接提供一個良好的接口。u注意：上述的主從移位寄存器盡管是加時鐘的，它仍然是一種靜態

6、的移位寄存器。因為那個時鐘僅僅是移位信號，而不是作為動態控制之用，只要電源不斷，狀態就永遠保持。2004.9VLSI動態移位寄存器是以動態記憶元件為基礎的。動態記憶元件是由一只開關和一只電容器組成的。如右圖所示, 當開關合上，導通時，輸入數據將存入電容器上；當開關斷開時，數據就保留在電容上。如果后面再接上一個動態記憶元件，那么只要時鐘控制適當，就可以把數據轉移到第二級。如圖所示。2004.9VLSIu從上圖可看出，采用兩相時鐘是合適的，因為，當1開關接通，輸入信號向電容C1充電（或放電），將輸入數據存入C1時，2開關應當是斷開的。當2開關接通，數據從C1傳到C2時，1開關應當是斷開的。如果后面

7、還有第三極，那么應采用1時鐘。第四極用2時鐘。這樣，雙相時鐘交替地工作，將可以把輸入數據，一級級地向后傳輸，直到終端。2004.9VLSI如果我們不愿意信號衰減，我們就必須要防止電荷共享，那就需要隔離，要去耦。目前，最好的方法是采用反相器來緩沖。u然而，這樣的系統是不現實的。因為當第一級傳送到第二級時，2開關接通，C1和C2有電荷共享問題。假定每級電容大小一樣，那么分壓比就是一半。因此k級以后，信號將衰減2k倍。顯然，這樣的系統實際上是一種指數衰減傳輸線/延遲線。2004.9VLSI反相器是一個理想的隔離元件。1）它只能輸入影響輸出，輸出部分卻不能影響輸入。2）有了反相器，人們就可以利用反相器

8、的輸入電容Cg作為存儲電容。原來的存儲電容就可以省掉。3）反相器本身是一個有源電路，輸出電容的充放電與輸入沒有直接關系，不存在電荷共享問題。4）反相器實際上是一個高增益的放大器，能夠恢復電平，能夠對不大好的波形進行整形。所以，采用反相器隔離、緩沖后，動態移位寄存器是可以實現的。目前，廣泛采用CMOS動態移位寄存器。2004.9VLSIu它用CMOS傳輸門作為開關，再用CMOS反相器作為隔離。u必須注意，由于反相器的介入，輸入數據被反相了，改變了極性，原量變非量，非量變原量。需要經過兩級，極性才能恢復。故作為移位寄存器這樣一個目標，每隔兩級，信號才復原，才算移了一位。因而，一個N位的移位寄存器實

9、際上需要2N個動態存儲級，經N個時鐘將數據移出。2004.9VLSIu采用兩相不重疊時鐘交替饋送。當奇數級接通時，偶數級就斷開。當偶數級接通時，奇數級就斷開。于是，輸入數據就象波浪一樣，一級一級地傳下去。2004.9VLSI注意：時鐘1與2之間應有間歇，否則由于時鐘的偏移或時鐘傾斜都會引起兩相時鐘重疊。如圖所示。在重疊期間，所有的開關全都接通，輸入數據就會直接穿透到輸出端，從而失去存儲和移位的功能。因此，必須專門設計非重疊時鐘，在允許的偏斜(Skew)和Slow范圍內正常工作。2004.9VLSI上面介紹動態移位寄存器時已經發現，動態移位寄存器是兩級一組的。如果我們任意截取兩級，如圖所示。它又

10、非常類似于主從鎖存器。在1作用下，將數據D輸入電容C1，在第二相2期間，數據就傳到C2，且獲得輸出。假定輸出狀態用Q表示，下一個狀態Qn+1就是當前的輸入狀態D，即Qn+1=Dn上式實際上就是標準的D觸發器的特性方程式。2004.9VLSI然而，這種DFF同往常的DFF是有區別的。u在這種DFF中，信息是存放在電容器中的，而不是存放在雙穩態鎖存器中的。u整個電路是開環的，沒有正反饋，沒有鎖存機理，它只是傳輸門和反相器交替級聯而成。u它采用雙相時鐘，是非重疊時鐘1、2，它與重疊時鐘、不一樣。這種簡單的DFF往往稱為稱為DFF1型型。u由此可見，動態移位寄存器實際上是由一系列DFF1級聯而成，或者

11、，DFF1只是動態移位寄存器中的一位。u把傳輸門與反相器結合在一起組成一個電路單元，并非僅有DFF1一種形式。早先介紹過C2MOS電路，也是傳輸門與反相器相結合的。預充電技術的各種電路中，也把傳輸門同反相器相結合。故可以相信，將存在另一類DFF。2004.9VLSI如圖所示，這是兩級C2MOS反相器的級聯，第一級用時鐘1，第二級用時鐘2。兩級時鐘不同，這一點同以前的用法不一樣。輸入數據D是直接加到反相器上，即存放在它的輸入電容C1上的。當1=1時，電源加到CMOS反相器上，反相器工作，可以輸出D，它存放在后級的輸入電容C2上。當1=0時，反相器上沒有電源，不工作，輸出節點就保持原狀態。直到2=

12、1，這個存放在C2上的數據D又傳送到第二級反相器的輸出端Q，得到的數據為D，恢復原來面目。顯然，這樣的兩級C2MOS反相器實際上也是一種DFF，它同樣滿足DFF的特性方程式Qn+1=Dn2004.9VLSIu若把N個這樣的DFF級聯起來，顯然 可以構成一個N位的動態移位寄存器。u但這種DFF的性能不好，電荷共享問 題嚴重。u如右圖所示。由于節點a和節點b上有 寄生電容Ca和Cb。在=1期間，分別 被充電到Vdd和0。在=0時，這些電 荷、電位仍保持在那里，影響了反相 器的工作。u正常情況下，=0時，時鐘開關不通， 反相器無電源不工作，輸出狀態保持不變。u但由于Ca和Cb上已充了電壓，其值正好等

13、于電源電壓Vdd和0， 反相器有電源，可以工作。使電荷再分配后，影響著原先保存 的電壓。造成數據出錯2004.9VLSI 但是只要把時鐘開關放到反相器中去，性能大不一樣。如圖所示。時鐘位置交換后，情況發生了根本變化。盡管在Vi=0時，Ca上將充電到Vdd，在Vi=1時，Cb被充電到0，但只有當=1時，才會有輸出。若=0，無論如何也不輸出。因此，該電路根本不存在電荷再分配問題。況且，Vi=0時，Ca充電到Vdd，和Vi=1時，Cb充電到0，本身就體現了反相器工作是我們正需要的。稱為稱為DFF22004.9VLSI采用DFF2也可以組成動態移位寄存器。比較DFF1與DFF2：u電路元件個數相同，性

14、能一樣。uDFF2的版圖簡便，因為它少一根連線。DEF1DEF22004.9VLSI如果把DFF1中傳輸門的輸入端上的P管與N管的連線省掉，就得到DFF2。如圖所示。2004.9VLSI在DFF1中，傳輸門與反相器是分得開的。如圖所示。傳輸門放在前面，反相器在后面。但在DFF2中，傳輸門與反相器結合在一起，分不開的。如圖所示。傳輸門是放在后面的，或者說是放在輸出口上的。也可把這兩種DFF畫成如下圖所示的符號。意味著它是一種受控的反相器2004.9VLSI 為了精簡DFF的晶體管數目，人們提出了3管/6管DFF。方法很簡單，用NMOS傳輸門代替CMOS傳輸門，省一個管子。如下圖所示。2004.9

15、VLSI精簡的DFF的特點：1）每級省一個管子，每位省2個管子，芯片的密度可以增加。2）與NMOS動態移位寄存器相比，它仍屬于CMOS動態DFF，不需要做耗盡型負載管。3）采納NMOS傳輸門后，有電平蛻化現象。盡管經過反相器是可以恢復的，不影響數據的精度，但是，由于CMOS反相器的輸入電壓降低，減小了驅動能力，降低了下拉速度，而且還損失了噪聲容限。4）也可能引起靜態功耗。因為輸入電壓減小了，若P管的門限電壓比較小，P管有可能導通，結果是N管和P管一起導通，產生靜態功耗。雖然這并不是肯定性的，但在計算總功耗時，必須要加以考慮。5）由于傳輸門只要一個管子，減小了傳輸門的輸入電容，因而，上升沿可以更

16、陡。總之，精簡DFF優點多、突出，頗受歡迎。2004.9VLSI兩大類移位寄存器和相應的DFF比較：u靜態移位寄存器和相應的DFF和Latch，都是依靠正反饋，雙穩態來鎖存信息的，其電路程式、構造和特點都同TTL雙極型電路一致。電路較為復雜，管子數目多，速度慢。u動態移位寄存器，及其相應的DFF，是依靠電容存放信息的。電路簡單，管子少，速度快。但是，時鐘不能停，且時鐘頻率不能太低，否則信息要“漏掉”。這類電路是MOS電路中所特有的，在雙極型TTL中很少見到這類電路。2004.9VLSIu時鐘頻率的限制。u時鐘信號的競爭。u時鐘控制的相數，譬如，單相時鐘，如在Domino Logic中使用。雙相

17、時鐘，與，如C2MOS中使用。重疊時鐘，1和2，如動態移位寄存器中使用。準兩相時鐘，實際上是四相時鐘: 1，1和2, 2。在預充電技術中使用四相時鐘，1，2，3，4，或12，23，34， 41等等，在預充電技術中使用。u時鐘一多，問題就來了: 由于延遲、上升沿、下降沿、內阻等不均勻，都會引起競爭問題。多相時鐘布線困難，有更多的寄生效應，有串擾，保持困難等等。因而，在設計時，總得盡量減少時鐘個數。2004.9VLSIl鎖存原理lNMOS半靜態鎖存器lCMOS半靜態鎖存器:單時鐘CMOS電路l半靜態鎖存器:雙時鐘CMOS電路2004.9VLSIu在RS-Latch的真值表中有一行是“保持”。所謂“

18、保持”是指，外接的R、S信號不改變Latch內部的狀態。u在NOR式RS-latch中， “保持”是出現在R=0, S=0 情況下的。u對于NOR門來講，R=0, S=0, 就意味著沒有接R, S線。那么，Latch就變為兩個反相器交叉耦合連接。如圖所示。2004.9VLSI在NAND式的Latch中， “保持”是出現在R=1，S=1場合，因為對于NAND門，輸入端高電位等于這根線沒有接。因此，NAND式的Latch也變成兩個交叉耦合連接。如圖所示。2004.9VLSI若把電路重新改畫一下，可以發現，交叉耦合的反相器實際上是二個反相器的閉合環路。如圖所示反相兩次是正反饋。反相器本身就是一個高增

19、益放大器。因此，在輸入端只要有一點點變化，輸出就會有較大的變化，經兩級反相反饋回來就會引起更大的變化，或者越來越大，或者越來越小，最終達到穩定狀態。其中一個反相器輸入為0，輸出為1，另一個反相器輸入為1，輸出為0，呈現雙穩態可以存儲信息。2004.9VLSI通常，總是利用外接控制信號，來干預這個閉合環路，使得外界對兩個反相器的影響有所不同。然后，采用閉環自身的功能，自動地調整內部狀態，以達到同外加的S或R信號相容。在NOR式的RS-Latch中，實際上是利用OR的功能，把控制信號加到反相器的輸入端上，以操作閉環所形成的內部狀態。在NAND式的RS-Latch中，是利用AND功能將控制信號加到反

20、相器輸入端，以控制Latch的內部狀態2004.9VLSI但在SRAM的存儲單元中，是利用傳輸門的“線或”連接來控制Latch的。如圖所示。如果在bit線上已有Data，只要地址選中（Word線），它就會改變Latch的內部狀態，將信息鎖存進去。同時，由于傳輸門是雙向的，也可以作為輸出：把鎖存器中的內部狀態傳到bit上，就是讀出。總之，RS-Latch和存儲單元都是把控制信號加在閉環的某一節點上，以改變Latch的內部狀態，并不改變閉合環路本身。2004.9VLSIu開關S1與S2互補。當S2閉合時，S1斷開。S1閉合時，S2斷開。u因此，當S1閉合時，數據D進入環路，經反相器1，可得Q。再經

21、反相器2，可得Q。由于S2是斷開的，環路是斷開的。已經傳輸到節點Q的信息無法再進入反相器1進行鎖存。這時，信息是存放在放大器的柵極電容中。u直到S2閉合，S1斷開，形成閉合環路。原來保存在放大器柵極電容上的信息又再次進入反相器1，形成閉合鎖存。這時，S1是斷開的，不會有新的數據進入環路，不會有任何干擾。2004.9VLSI用傳輸門來代替開關S1和S2，并由時鐘控制。可以構造出一系列新的電路。采用NMOS傳輸門代替開關S1和S2，它們分別用時鐘與控制。構成的NMOS 半靜態鎖存器如圖所示。2004.9VLSI用N管代替S1，P管代替S2，可以構成CMOS半靜態電路，如圖所示。其優點是它只需要單時

22、鐘。2004.9VLSI用標準的CMOS傳輸門代替開關的，時鐘與 互補控制。如圖所示。共需8個管子。(前二種電路只需6個管子，但有電平蛻化問題。）2004.9VLSI這兩種電路之所以稱為半靜態鎖存器，是因為它在時鐘控制下，在有限時間內，利用閉環來鎖存信息的，這一點象靜態電路。然而，它卻在開環情況下更新數據，因此，只能稱為半靜態鎖存器。在這種電路中含有兩個CMOS傳輸門和兩個CMOS反相器。其中兩個反相器都在閉環內。有一個傳輸門在環內，另一個在環外。記得在討論C2MOS電路和DFF2電路時，曾經把CMOS反相器同CMOS傳輸門結合起來，把傳輸門裝進反相器內，還可以克服電荷共享問題，設計了一種較好

23、的D觸發器DFF2。因而，人們就設想用這樣一種觀點來改進半靜態觸發器。2004.9VLSI很明顯，環路里的傳輸門S2是可以同反相器合并的，環路外的傳輸門不能同環路內的反相器合并。新的半靜態鎖存器電路如下圖所示。環路內2004.9VLSIl反饋與鎖存l刷新與鎖存l動態鎖存器l動態觸發器各種變形2004.9VLSI靜態電路是以恢復邏輯為基礎的。N級反相器串聯成為一個序列時，前級的輸出立即驅動后級。在理想情況下，不計及各級時延，那么整個序列的輸出將是立即響應輸入的。輸出數據反相與否取決于級數N。如圖所示。若將輸出反饋到輸入端，是正反饋還是負反饋取決于N。如圖所示。若N是偶數，是正反饋，可以形成雙穩態

24、鎖存信息。故靜態鎖存的閉環中，反相器個數總是偶數，一般N=2 。2004.9VLSI動態電路是以傳輸門和電容為基礎的，即以開關和電容為基礎。把N個開關和電容網絡串聯成一個序列時，數據并不能自動地驅動后級，只有當開關交替地接通和斷開，才能把數據一級一級地向前推進。如下圖所示。由于存在電荷共享問題，這一動態電路鏈實際上是一條指數衰減的延遲線。2004.9VLSI為了克服這個缺點，在動態鏈中必須插入反相器來隔離。傳輸門與反相器交替級聯是動態移位寄存器的最佳結構。經過N個節拍，輸入數據將到達輸出端。輸出數據是原量或非量取決于反相器的個數 N。如圖所示。表面上看來，它與N級反相器串聯構成的序列極其相似。

25、但實際上完全不一樣。在靜態反相器鏈中，是立即響應，及時輸出的，在鏈中不存儲信息。只有加了正反饋，形成雙穩態后才能存儲1bit。而動態鏈本身就是一個動態移位寄存器，不加任何反饋就可以存儲N/2 bit的信息。2004.9VLSI 若將動態鏈的輸出再反饋給輸入端，將可以發現一些新的現象。u動態鏈的輸出是N個節拍前的輸入數據（原量或非量）。無論N是奇數還是偶數，都是經歷了N個節拍后的，它與新進來的數據之間的關系，不是同相還是反相或正反饋與負反饋。它只是把移位移出來的數據重新裝進動態移位寄存器。u如果N是偶數，反饋回來的就是N個節拍前的輸入數據，重新送進動態移位寄存器，就意味著早先N/2 bit的數據

26、獲得刷新，繼續在移位寄存器中移位前進。如果環路是閉合的，就不斷地刷新原量的N/2 bit的數據。即一個具有偶數級的移位寄存器閉環可以存儲N/2 bit的數據。這就是順序式，串聯式存儲器，是一種動態鎖存器。u若N是奇數，則反饋回來的是N個節拍前的輸入數據的非量。這些非量又重新輸入到動態移位寄存器，并且沿著這動態鏈不斷地前進，不斷地將最前面的數據擠出來，又是以非量形式送進動態鏈。由此可見，當N為奇數時，將有N/2 bit的數據群，以原量或非量形式交替地在這個閉環中移動。2004.9VLSI 為了鎖存數據，動態鏈必須接成閉合環路。為了更新所存的數據又必須斷開刷新環路，把老的數據擠掉。如圖所示。 一一

27、旦入操作完成，環路再次閉合，并把旦入端斷開。這樣，更新好的數據就在2N級的動態鏈的閉環中不斷地循環刷新，以動態方式存儲數據。2N級可以存放N個數據。顯然，最短是2級，存放1bit。這就是動態觸發器或動態鎖存器。 旦入/刷新開關可用互補控制的CMOS傳輸門來實現。2004.9VLSI旦入/刷新開關控制信號為LD。u當LD=1，環路斷開，新的數據可以旦入，這時，輸出數據Q將比D遲后一個時鐘周期，即Qn+1=Dnu當LD=0時，輸入端被封住，環路被接通。它就不斷地刷新循環。輸出將是原來的輸入數據。u這種動態觸發器特性為:LD=1，輸出是一個時鐘前的輸入數據LD=0，輸出是過去所存入的數據顯然u這種動

28、態觸發器不同于靜態的觸發器，也不同于DFF1、 DFF2，也不同于半靜態觸發器。2004.9VLSI 上圖電路的最大缺點是，管數多，時鐘多。因此有各種變形電路。注意在環路入口處，3個CMOS傳輸門交在一點，有冗余。 在改進時，必須保證如下三點：1）旦入時，不刷新。刷新時，不旦入。2）旦入數據時，動態鏈上只有二個傳輸門，用不重疊雙相時鐘。3）刷新循環時，環路上也只有兩個傳輸門，時鐘也是1和2。為了滿足上述要求，最恰當的辦法是免除1傳輸門，把1傳輸門的基本功能歸并到LD傳輸門上。2004.9VLSI新的動態觸發器: 電路簡化了，少了一個CMOS傳輸門，但是控制信號還相當復雜。2004.9VLSI為

29、了節省時鐘控制線數目，又設法把LD/LD控制信號同動態鏈的旦入時鐘1合并，則可得如圖所示的電路。顯然，這種動態觸發器同前面一種是不同的，因為它的新數據旦入是環內同步的。2004.9VLSI動態鎖存器電路很相似。但動態鎖存器比半靜態鎖存器多一個傳輸門。在半靜態鎖存器中是以雙穩態鎖存信息的，傳輸門僅用來控制旦入操作。而在動態觸發器中，是以動態移位方式暫存信息的，因而環內必須有2個傳輸門，并采用不重疊雙相時鐘。半靜態鎖存器是利用正反饋概念。動態觸發器是利用刷新概念，機理完全不同。半靜態鎖存器動態鎖存器2004.9VLSIl單時鐘靜態DFFl半靜態觸發器2004.9VLSI單時鐘靜態DFF如圖所示。這

30、種單時鐘RS觸發器在TTL電路中是很通用的，但TTL電路復雜。如圖所示。僅用14個晶體管，沒有時鐘競爭問題。2004.9VLSI主從DFF的設計方案2004.9VLSI2004.9VLSI2004.9VLSI半靜態觸發器是介于靜態與動態之間的。通常，它以靜態方式鎖存信息，以動態方式更新信息。具有置位、復位功能的半靜態觸發器半靜態鎖存器的標準形式如圖所示。2004.9VLSI 現在的問題是怎樣把置位信號、復位信號加進去？為此，我們把兩個反相器換成二個或非門，分別加上S與R，如圖所示。就很容易構成具有置位、復位的半靜態鎖存器。如果選用兩級這樣的鎖存器級聯，并進行雙相控制，就可以得到一個主從半靜態觸

31、發器。2004.9VLSI若在雙相動態移位寄存器鏈上跨接一系列單管傳輸門，可以形成一種鏈式半動態鎖存器。如圖所示。注意，每一個跨接傳輸門將跨過兩個反相器和一個傳輸門。凡是被跨接的傳輸門是相信號控制的，將采用N管傳輸門，并用相時鐘控制；凡是被跨接的傳輸門是相時鐘控制的，則就采用P管傳輸門，并用相時鐘控制。2004.9VLSIu當=1時，全部跨接的N管導通。這時，在相時鐘控制下的CMOS傳輸門也導通，形成了兩級反相器閉環，產生了雙穩態，提供了鎖存的功能。而此時全部跨接的P管都截止，而且由控制的CMOS傳輸門也不導通。因而整個鏈條是斷的，只剩下局部的閉環，鎖存著原先在動態移位寄存器中的數據。2004

32、.9VLSIu當=0時，全部跨接的P管導通，全部由相時鐘控制的CMOS傳輸門也導通，形成另一類兩級反相器的閉環，提供了雙穩態鎖存功能。這時，全部跨接的N管負載截止，而且由控制的CMOS傳輸門也不通。整個寄存器鏈是斷的，只有局部的閉環，鎖存著原先已在動態移位寄存器內的數據。2004.9VLSIu動態移位寄存器是以電容存儲為基礎的。隨著雙相時鐘交替地作用，數據就逐級傳遞。數據是以動態方式存儲的。時鐘一停，或者時鐘暫時停在“1”或“0”電平上，移位寄存器就不移動了，那么原先存放在電容節點上的數據就會很快地消失。u而鏈式鎖存器提供了鎖存能力，無論時鐘停留在“1”電平還是“0”電平，都有一系列閉環以雙穩

33、態方式鎖存信息。故這類電路允許在任何時刻中斷時鐘，而仍然保持原有的數據。不過這種電路也有缺點：l跨接傳輸管有電平蛻化。比如，N管對傳“1”電平不甚理想，而P管對傳輸“0”電平不理想。電平蛻化后，降低了噪聲容限和充放電速度。l由于是CMOS，管子較多。2004.9VLSI所以，有人想用NMOS工藝來設計鏈式鎖存器。在NMOS動態移位寄存器上附加了一系列時鐘控制的反饋通路。如圖所示。當1=1，2=0時，數據D進入第一級，存在Cg1內。.當1=0，2=1時，所存數據經反饋通路形成鎖存，并傳送到下一級，即Cg2中。.再次當1=1，2=0時，數據就鎖存在第二個閉環中，以此類推。所以，在這個電路中，無論時

34、鐘停留在1=1或2=1，信息仍能鎖存。然而，注意這個電路有一個缺點，即反向傳輸也是可以的，在級間有電荷共享問題。為此，設計時應加強主方向的驅動能力。2004.9VLSI只要時鐘起作用，R、S信號就加入，否則就鎖存原有信息。這樣一種鎖存器實際上仍是一個存儲胞，只不過是把存儲胞電路分立地使用。SBWSRWBR前面介紹過NOR式的RS鎖存器，NAND式RS鎖存器和線或式的RS鎖存器，即靜態存儲胞。對線或式RS鎖存器做進一步推廣。如圖所示，在靜態鎖存胞中，通常B和B是位線，W是字線。只要W線上有控制信號，就可將B和B分別傳送到R端和S端以影響鎖存內容，完成旦入操作。如果我們把B和B端看成R和S端，W看

35、成時鐘，就可以得到一種新的RS鎖存器。2004.9VLSI如果把傳輸門的連接略加改變，如圖所示。它等價于:ASAAR把原來字線W控制下傳送B和B改為在A和A控制下傳送“0”。即，)0()0(ASAR可見，現在的A和A實際上就是R和S。但是有一點區別：它決不會產生沖突。因為A和A是互補的，它決不會產生（R=0，S=0）和（R=1，S=1）兩種情況。因此，即把A和A信號鎖存起來了。ASQARQ2004.9VLSI如果令，A=R1R2， A = R1 + R2，可以得到如圖所示的電路2121RRAQRRAQ這是組合電路，然而它的輸出Q和Q都有鎖存器來保持。它很象IBM發展的CVSL電路（在CVSL電

36、路中僅用2只P管交叉反饋來獲得等效的P側邏輯樹），但現在不是利用兩個P管，而是用2個反相器來鎖存信號2004.9VLSI如果需要把鎖存器同RS鎖存器控制電路分開來，又可以添加控制時鐘，如圖所示。當=1時，就把R1、R2裝進鎖存器；當=0時，鎖存器保持原狀。由于兩個反相器接成的環路是一種雙穩態鎖存，Q與Q總是互補的2004.9VLSI因此，圖示電路必定會滿足，XY（A+B）=0或XY（A+B）=0它說明了XY和（A+B）一定是互補的。再進一步推廣，把鎖存器的兩支控制樹用一網絡替代，如圖所示。可以充分利用組合邏輯的技巧來設計RS網絡，以確定這種新的RS鎖存器的性能。2004.9VLSIn迄今為止，

37、我們所討論的觸發器和寄存器都是電平觸發的。然而，由于數字器件的離散性，電平一致性較差。電平觸發將帶來可觀的時間誤差，在需要精確定時的場合，則要求邊沿觸發。可是，邊沿觸發電路比較復雜。其次，我們在討論動態觸發器時，僅僅涉及到C2MOS電路，還沒有利用預充電技術、DOMINO技術來設計動態觸發器。然而，采用這種技術后，電路就變得相當復雜。n美國加州大學洛山磯分校于1988年為美國國防部研制了一種電路，屬于動態的、邊沿觸發的寄存器。如下頁圖所示。2004.9VLSI電路構造說明，輸入是Z與Z；輸出是P與P，并由反相器閉環來鎖存；整個電路是預充電的，而且輸出節點P與P有補充預充電。輸入輸入輸出輸出20

38、04.9VLSI工作原理如下：n當=0時，進行預充電，使節點X預充電到Vdd，輸出節點P和P也充電到Vdd。反相器閉環是加電源Vdd的，但接地點不通，在=0時被封住，故兩個CMOS反相器閉環不能工作，它對輸出節點P和P無影響。由于輸入信號Z與Z是互補的，故兩個P管中總有一個是導通的。導通的那個就會把節點X上的Vdd引到P或P點。n隨著時鐘從低到高，在上升沿，接地開關導通，反相器閉環被加上電源，放大器到達工作點。這時反相器閉環變成一種讀出放大器。輸入輸入輸出輸出2004.9VLSI當時鐘的上升沿繼續上升，預充電開關和輸出節點上的補充預充電開關全部截止。這時節點P與P就被釋放，于是輸入信號Z與Z就

39、可以影響節點P與P。由于Z管與Z管中只有一個管子導通，故Z和Z對P和P的影響是不同的。只要有一點點微小變化，放大器的正反饋就會加強放大，擴大這種差別，直到放大器閉環建立穩定輸出為止。這樣，輸入變量Z和Z就被鎖存在反相器閉環中。由此可見，這種鎖存器是邊沿觸發的，是一種動態電路，采用預充電技術的。鎖存器只是半個觸發器。輸入輸入輸出輸出P級2004.9VLSI為了構造觸發器，必須將兩級鎖存器級聯起來。由于預充電穩態電路的級聯在時鐘上有困難，級間必須有隔離。為此，可以用Domino技術，用一P級與N級交替級聯。如果第一級是P級（輸入Z和Z放在P側），那么第二級應是N級（輸入管P和P放在N側如圖所示）。

40、N級2004.9VLSI因而，當=1時，處于預充電。節點Y預充電到0，輸出節點Q與Q預充電到0。這時，閉環反相器沒有加上電源，因為Vdd被P管封住。只有當從1到0時，即下降沿，連接電源Vdd的那只P管導通，使得讀出放大器工作使能。緊接著預充電開關截止，補充預充電開關也截止，使得節點Q和Q被釋放。這時可以接受P和P的影響了，即可以接受來自第一級的輸出。因為P和P是互補的，決不沖突，且第二級的輸入管P和P也只有一個管子導通，這樣的差別將被讀出放大器放大，并鎖存在Q與Q。于是輸入數據Z和Z在時鐘01的上升沿時，鎖存在P和P；又在時鐘10的下降沿時，鎖存在Q和Q。從而完成1bit的移位。UCL曾用Ma

41、gic設計了它的版圖，占面積為40130，比半靜態DFF（ 5656 ）大，但性能好，主要體現在：時鐘少，布線容易。邊沿觸發，動作準確，速度也快。N級2004.9VLSI 在流水線子系統中，數據是沿著流水線順序逐步加工的。流水線中，各級之間往往用傳輸門隔離。任意截取一段，其基本形式如圖所示。 中間的邏輯塊是組合邏輯，用來實施數據加工。當然，這個邏輯塊可以是靜態的，也可以是動態的；可以很復雜，也可以很簡單。可以簡單到只是一個靜態反相器，對數據進行非量運算。可見動態移位寄存器只是流水線邏輯結構的一種特例。2004.9VLSI 在流水線結構中，時鐘競爭問題比較突出。譬如，時鐘與因布線上的延時差形成的

42、偏移（Skew）現象，將有一段時間，和都是“1”，如圖所示。兩端的傳輸門將同時導通，即形成數據直通。 這種病態的信息流顯然取決于邏輯門的延時/時鐘偏移這個比值。若邏輯塊內延時大于時鐘的偏移，病態率將減小。相反，若邏輯塊內延時小于時鐘的偏移，則病態率就很高。故高速電路的同步是非常困難的。采用多相電路可以解決時鐘競爭問題，但要求較多的硅片面積。2004.9VLSI如圖所示。這是最流行的方法，依靠兩相非重疊時鐘來消除時鐘競爭問題。然而，它需要四種時鐘信號，對版圖布線帶來麻煩，且由于存在著一個死角時間（Dead Time），浪費了寶貴的時間，使時鐘頻率無法提高。如果時鐘速度提高到與死角時間可以比較時，

43、電路就無法保證克服由于時鐘偏移現象引起的競爭問題。但如果我們合理地設計流水線部分，并以一定規律級聯，也可以解決競爭問題。2004.9VLSI如圖所示。這是的主要構造方塊。它由N型動態CMOS電路，P型動態CMOS電路和C2MOS輸出級組成。其中N段用時鐘，P段用時鐘 ，C2MOS輸出級用時鐘和，時鐘是裝在反相器內部的。這種三段結構稱為段。n當=0，=1時，N段處于預充電期，將輸出節點充到Vdd；P段也處于預充電期，將輸出節點充電到0。在此期限內，這兩級的各路輸入都準備就緒。2004.9VLSIn當=1，=0時，N段和P段都處于邏輯定值階段。如果輸入保持恒定，那么全部動態段輸出都可以定值。定值所

44、得到的輸出是段各輸入和動態塊內部輸入的函數。注意，段輸入函數是在預充電期內建立的，而內部輸入函數是在定值期內由前級建立的。為了可以把輸出傳輸到下一段流水線去，數據必須用C2MOS電路存放起來，直到=1時才允許傳輸到后面的段去。必須注意，這個段是由N段+ P段+ C2MOS組成的。若將與交換，我們可以獲得另一種構造方塊，它由P段+ N段+ C2MOS組成。這個方塊稱為段。2004.9VLSI設計是以這兩種構造方法為模塊，交替連接，時鐘交替傳送，而構成的一個流水線系統。如圖所示。這是一個三級系統。當=0，=1時，段內各級都處于預充電期，進行數據傳送，建立穩定的輸入。段內各級都處于定值期，將數據鎖存

45、在內C2MOS內。當=1，=0時，段內各級都處于定值期，將數據存放在C2MOS內。段內各級都處于預充電期，傳送輸出數據以建立穩定輸入。這樣，預充電段與定值段交替，即數據傳送段與數據加工段交替，整個信息流就可以從傳送出去，每經過一級，就獲得一次加工處理。2004.9VLSI分析證明，這樣的流水線結構是無競爭的，屬于設計。因為它采用了三重措施：1）在每一個段或段內，都是NP結構或PN結構，能夠發揮Domino功能，防止構造塊內部競爭。如果由于各種邏輯變量的需要，在構造方塊內部又提供了N反相器N或P反相器P方案，保證封住后面的邏輯樹。因而，任何內部延遲造成的競爭問題都可以克服。2）每一個段或段的輸出

46、數據都由相應的C2MOS級鎖存，可以防止同后面的段競爭。3）段與段交替連接，因而，段定值的結果一直可以保持到后級傳送階段的結束，所存之信息決不會受到預充電的干擾，也不會受到輸入變化的影響。即使與是全“1”或全“0”，也均無影響。從而克服了時鐘競爭問題。2004.9VLSI然而，設計也有缺點。其中最主要的是邏輯塊中的反相器必須是偶數個。如果在動態塊與C2MOS塊之間有靜態塊，那么其數目也必須是偶數。其次，設計所設計的電路比較復雜，管子數目多，時鐘線多。從克服設計電路第二個缺點的角度，人們又提出了真單相時鐘電路TSPC（True-Single-Phase-Clock）。它只采用一條時鐘信號線，不需要它的非量，因而從根本上消滅了時鐘的競爭問題，可以大大提高時鐘頻率。2004.9VLSI要實現真單相時鐘，就必須消除主要出現在C2MOS電路中。如圖所示電路，如果沒有的控制，在段中，輸入Vi的低電平將會直接起作用，使輸出Vo升高到Vdd而不受時鐘的控制；在段中，輸入Vi的高電平也會直接發揮作用，使輸出Vo下拉到地而不受時鐘控制。2004.9VLSI省去后，C2MOS段將至少有一半失去鎖存功能。解決個