1、 建筑大學課 程 設 計 說 明 書題 目： 基于DSP的網絡通信系統的設計課 程： DSP原理與應用課程設計院 （部）： 信息與電氣工程學院專 業： 電子信息工程班 級： 電信071學生：學 號：指導教師： 君捧完成日期：2010年7月15 / 18目 錄摘 要II1 設計目的與要求12 設計容22.1理論依據22.2方案設計22.2.1 視頻信號采集系統特性32.2.2 圖象采集系統設計42.2.3 系統仿真42.3器件選型62.4 系統設計10總結與致11參考文獻12附錄13摘 要網絡通信系統（CNS）是樓的語音、數據、圖像傳輸的基礎，同時與外部通信網絡（如公用網、綜合業務數字網、計算機

2、互連網、數據通信網與衛星通信網等）相連，確保信息暢通。CNS應能為建筑物或建筑群的擁有者（管理者）與建筑物的各個使用者提供有效的信息服務。CNS應能對來自建筑物或建筑群外的各種信息予以接收、存貯、處理、交換、傳輸并提供決策支持的能力。CNS提供的各類業務與其業務接口，應能通過建筑物布線系統引至各個用戶終端。（這段是介紹設計背景，或者是對設計的總體描述）本設計做作的是一個基于DSP的視頻采集系統。考慮到高速實時處理與實用化兩方面的具體要求，需要開發一種具有高速、高集成度等特點的視頻圖象信號采集系統，為此系統采用專用視頻解碼芯片和復雜可編程邏輯器件(CPLD)構成前端圖象采集部分。以CPLD器件作

3、為控制單元和外圍接口，以FIFO為緩存結構，能夠有效地實現視頻信號的采集與讀取的高速并行，具有整體電路簡單、可靠性高、集成度高、接口方便等優點（下面開始寫你在本設計中做作的工作，如設計了什么硬件，軟件等。） 關鍵詞：CPLD；DSP；視頻采集；TI1 設計目的與要求數字圖象處理技術在電子通信與信息處理領域得到了廣泛的應用，設計一種功能靈活、使用方便、便于嵌入到系統中的視頻信號采集電路具有重要的實用意義。在當前競爭如此激烈的社會，掌握以一技之能十分重要，對我所學的專業，是十分重要的一部分，學好DSP將會對我的將來的深造與就業都會有十分大的幫助，因此，以這次的課程設計為引導，在設計中不斷學習，通過

4、不同途徑，初步掌握DSP的各項性能，熟悉其設計原理，了然于心，對將來會有很大的幫助 本課程設計要求：輸入信號為1路AV視頻信號，要求系統能對1路輸入信號進行實時采集、數字化處理、壓縮、存儲，要保證一定的錄像質量。2 設計容2.1理論依據數字圖像處理中，由于數據量大、算法難度高，因此實時性成為技術難點之一。如果采用專用電路實現，雖然實時性得到保證，但系統的靈活度大大降低。因此，尋求一種高速通用數字信號處理系統成為當務之急。II公司推出的TMS320DM642(以下簡稱DM642)型數字信號處理器可實時處理4路模擬視頻和音頻輸入、l路模擬/數字視頻和1路模擬音頻信號輸出，適應PAL/NTSC標準復

5、合視頻CVBS或分量視頻Y/C格式的模擬信號輸入，可適應PAL/NTSC標準S端子或數字RGB模擬/數字信號輸出，可適應標準麥克風或立體聲音頻模擬輸入與標準立體聲音頻模擬輸出，具有對多路采集數據進行實時處理和分析的功能，可實現數據和圖像疊加顯示。設計的基于DSP(數字信號處理器)的數字視頻采集與處理系統，主要就系統的硬件電路設計與軟件編制進行詳細闡述。 本系統的功能是把CCD攝像頭采集到的模擬視頻信號轉化成數字視頻信號，然后對數字視頻信號根據需要進行處理，處理后的結果通過通信模塊輸送給需要它的諸如機器人等設備。 硬件系統分為數據處理、視頻IO、通信和邏輯功能幾個模塊，本論文對這幾個模塊進行了詳

6、細闡述，著重討論了各個模塊之間的接口的實現。在系統的電路設計中采用TI公司的DSP作為數據采集的控制器和數字信號的處理器，視頻IO模塊完成視頻信號的模數轉換和數模轉換，通訊模塊利用總線完成本系統與其他設備的通信，邏輯功能模塊利用可編程邏輯器件CPLD完成整個系統的邏輯接口功能。 軟件主要分為采集和處理兩部分，論文中詳細地介紹了這兩個部分的工作過程和軟件功能的實現，給出了程序設計的流程。2.2方案設計整個系統分為兩部分，分別是圖象采集系統和基于DSP主系統。前者是一個基于SAA7110A/SAA7110視頻解碼芯片，由復雜可編程邏輯芯片CPLD實現精確采樣的高速視頻采集系統；后者是通用數字信號處

7、理系統，它主要包括：64K WORD程序存儲器、64K WORD數據存儲器、DSP、時鐘產生電路、串行接口與相應的電平轉換電路等。系統的工作流程是，首先由圖象采集系統按QCIF格式精確采集指定區域的視頻圖象數據，暫存于幀存儲器FIFO中；由DSP將暫存于FIFO中的數據讀入DSP的數據存儲器中，與原先的幾幀圖象數據一起進行基于H.263的視頻數據壓縮；然后由DSP將壓縮后的視頻數據平滑地從串行接口輸出，由普通MODEM或ADSL MODEM傳送到遠端的監控中心，監控中心的PC機收到數據后進行相應的解碼，并將還原后的視頻圖象進行顯示或進行基于WEB的廣播。2.2.1 視頻信號采集系統特性視頻信號

8、采集系統是高速數據采集系統的一個特例。過去的視頻信號采集系統采用小規模數字和模擬器件，來實現高速運算放大、同步信號分離、亮度/色度信號分離、高速A/D變換、鎖相環、時序邏輯控制等電路的功能。但由于系統的采樣頻率和工作時鐘高達數十兆赫茲，且器件集成度低，布線復雜，級間和器件間耦合干擾大，因此開發和調試都十分困難；另一方面，為達到精確采樣的目的，采樣時鐘需要和輸人的視頻信號構成同步關系，因而，利用分離出來的同步信號和系統采樣時鐘進行鎖相，產生精確同步的采樣時鐘，成為設計和調試過程中的另一個難點。同時，通過實現亮度、色度、對比度、視頻前級放大增益的可編程控制，達到視頻信號采集的智能化，又是以往系統難

9、以完成的。關于這一點，在系統初期開發過程中已有深切體會1。 基于以上考慮，本系統采用了SAA7110A作為視頻監控系統的輸入前端視頻采樣處理器。2.2.2 圖象采集系統設計SAA7110/SAA7110A是高集成度、功能完善的大規模視頻解碼集成電路2。它采用PLCC68封裝，部集成了視頻信號采樣所需的2個8bit模/數轉換器，時鐘產生電路和亮度、對比度、飽和度控制等外圍電路，用它來替代原來的分立電路，極減小系統設計的工作量，并通過置的大量功能電路和控制寄存器來實現功能的靈活配置。SAA7110/SAA7110A可應用的圍包括桌面視頻、多媒體、數字電視機、圖象處理、可視、視頻圖象采集系統等領域。

10、SAA7110/SAA7110A的控制總線接口為I2C總線。SAA7110/SAA7110A作為I2C總線的從器件，根據SA管腳的電平，器件的讀寫地址可以分別設置為9CH/9DH(W/R，SA=0)或9DH9FH(W/R，SA=1)。其部共計47個寄存器，分別控制解碼器(00H19H)和視頻接口(20H34H)。通過I2C總線讀、寫片的上述寄存器，可以完成輸入通道選擇、電平箝位和增益控制、亮度、色度和飽和度控制等功能。但是，有一個問題必須解決，那就是DSP芯片沒有置I2C總線接口，為此，本系統提出并采用了對DSP芯片的兩個可編程I/O引腳進行軟件仿真來實現I2C總線控制的方法。由于受C2000

11、程序存儲空間最大僅有64KB的限制，為了減小I2C總線控制仿真軟件的規模，仿真軟件全部用匯編語言完成，因而給本系統的設計帶來了相當的難度和工作量。 2.2.3 系統仿真在實時系統的設計中，同步與精確采樣是兩個至關重要的問題，它們直接關系到系統設計的成敗。由于SAA7110A輸出的兩個時鐘信號LCC和LCC2與采樣時鐘和數據輸出時鐘同步，因而可以作為采樣數據接口控制子系統中數據存儲控制的時鐘和完成各種功能的同步時鐘，系統不需要再生成或采用另外的時鐘信號，從而避免了外部時鐘、采樣時鐘和視頻信號相互間的同步和鎖相問題，既保證了整個系統的同步，又極降低了系統設計的復雜度。由SAA7110A輸

12、出的行有效信號HREF、行同步信號HS、場同步信號VS、奇偶場信號ODD，以與系統采樣時鐘LCC和二分之一分頻時鐘LCC2等經過處理，可以獲得當前采樣位置信息，并與產生幀存儲器地址、片選和寫控制信號一起實現采樣的時間、空間位置和精度的要求。根據DSP芯片的讀時序(如圖2所示)、寫時序、SAA7110A芯片HREF信號時序、Vertical信號時序(如圖3所示)和Horizontal信號時序的要求，按照采集QCIF(176×144)格式圖象的需要，設計了CPLD精確采樣的時序邏輯(如圖4所示)。 2.3器件選型DSP（digital signal processor）是一種獨

13、特的微處理器，是以數字信號來處理大量信息的器件。其工作原理是接收模擬信號，轉換為0或1的數字信號，再對數字信號進行修改、刪除、強化，并在其他系統芯片中把數字數據解譯回模擬數據或實際環境格式。它不僅具有可編程性，而且其實時運行速度可達每秒數以千萬條復雜指令程序，遠遠超過通用微處理器，是數字化電子世界中日益重要的電腦芯片。它的強大數據處理能力和高運行速度，是最值得稱道的兩大特色。這里采用的是TMS320c67131CPLD(Complex Programmable Logic Device)復雜可編程邏輯器件，是從PAL和GAL器件發展出來的器件，相對而言規模大，結構復雜，屬于大規模集成電路圍。是

14、一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。其基本設計方法是借助集成開發軟件平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜（“在系統”編程）將代碼傳送到目標芯片中，實現設計的數字系統。 CPLD主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。其中MC結構較復雜，并具有復雜的I/O單元互連結構，可由用戶根據需要生成特定的電路結構，完成一定的功能。由于CPLD部采用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全預測的缺點。這里采用的是XC98108-7PC84SAA711

15、0/SAA7110A是高集成度、功能完善的大規模視頻解碼集成電路2。它采用PLCC68封裝，部集成了視頻信號采樣所需的2個8bit模/數轉換器，時鐘產生電路和亮度、對比度、飽和度控制等外圍電路，用它來替代原來的分立電路，極減小系統設計的工作量，并通過置的大量功能電路和控制寄存器來實現功能的靈活配置。JTAG 仿真器也稱為 JTAG 調試器，是通過 ARM 芯片的 JTAG 邊界掃描口進行調試的設備。 JTAG 仿真器比較便宜，連接比較方便，通過現有的 JTAG 邊界掃描口與 ARM CPU 核通信，屬于完全非插入式 ( 即不使用片上資源 ) 調試，它無需目標存儲器，不占用目標系統的任何端口，而

16、這些是駐留監控軟件所必需的。另外，由于 JTAG 調試的目標程序是在目標板上執行，仿真更接近于目標硬件，因此，許多接口問題，如高頻操作限制、 AC 和 DC 參數不匹配，電線長度的限制等被最小化了。使用集成開發環境配合 JTAG 仿真器進行開發是目前采用最多的一種調試方式。FIFO是英文First In First Out 的縮寫，是一種先進先出的數據緩存器，他與普通存儲器的區別是沒有外部讀寫地址線，這樣使用起來非常簡單，但缺點就是只能順序寫入數據，順序的讀出數據，其數據地址由部讀寫指針自動加1完成，不能像普通存儲器那樣可以由地址線決定讀取或寫入某個指定的地址。這里用IDT7023555 定時

17、器是一種模擬和數字功能相結合的中規模集成器件。555 定時器成本低，性能可靠，只需要外接幾個電阻、電容，就可以實現多諧振蕩器、單穩態觸發器與施密特觸發器等脈沖產生與變換電路。555 定時器的功能主要由兩個比較器決定。兩個比較器的輸出電壓控制 RS 觸發器和放電管的狀態。2.4 系統設計見附錄圖總結與致本次設計的系統采用較為先進的芯片，通過嚴格的設計，使得原來非常復雜的電路設計得到了極大的簡化，整個系統的設計增加柔韌性，易于理解與操作。但同時存在一些不足，對芯片的一些隱藏的功能沒有最大利用。通過本次課程設計，使我對DSP的設計與使用有了更深的認識，鞏固了我在DSP原理與應課程中所學的基本理論知識和實驗技能，使我對基于DSP的視頻采集系統的設計課程有了更深入的了解，進一步激發了我對所學專業學習的興趣；提高了我的動腦設計和實踐能力，對我的幫助很大。在設計的過程和設計說明書的撰寫過程中，君捧老師給予了我熱心的幫助和大力的支持，