1、第七章第七章 可編程邏輯器可編程邏輯器件的工作原理及應(yīng)用件的工作原理及應(yīng)用主講：司楊主講：司楊制作：張海峰制作：張海峰電工教研室第七章第七章 可編程邏輯器件的工作原理及應(yīng)用可編程邏輯器件的工作原理及應(yīng)用7.1 可編程邏輯器件的編程原理可編程邏輯器件的編程原理17.2 CPLD和和FPGA的結(jié)構(gòu)和特點(diǎn)的結(jié)構(gòu)和特點(diǎn)27.3 MAX_PLUS_II的基本使用方的基本使用方法與可編程邏輯器件的應(yīng)用舉例法與可編程邏輯器件的應(yīng)用舉例3電工教研室7.1 7.1 可編程邏輯器件的編程原理可編程邏輯器件的編程原理7.1.1 7.1.1 概述概述一、數(shù)字電路的發(fā)展與可編程器件的出現(xiàn)一、數(shù)字電路的發(fā)展與可編程器件的

2、出現(xiàn)二、二、PLDPLD的發(fā)展態(tài)勢(shì)的發(fā)展態(tài)勢(shì)三、可編程邏輯器件的分類(lèi)三、可編程邏輯器件的分類(lèi)l 1.按集成密度劃分為7.1.2 PLD7.1.2 PLD的結(jié)構(gòu)、表示方法的結(jié)構(gòu)、表示方法l 1.PLD的基本結(jié)構(gòu)l 2.PLD的邏輯符號(hào)表示方法l 3.編程連接技術(shù)l 4.低密度可編程邏輯器件電工教研室 6.1.3 6.1.3 可編程只讀存儲(chǔ)器可編程只讀存儲(chǔ)器PROMPROM 6.1.4 6.1.4 可編程邏輯陣列可編程邏輯陣列 PLAPLA 一、一、PLAPLA基本結(jié)構(gòu)基本結(jié)構(gòu) 二、二、PLAPLA應(yīng)用舉例應(yīng)用舉例 6.1.5 6.1.5 可編程陣列邏輯可編程陣列邏輯 PALPAL 6.1.6 6

3、.1.6 通用陣列邏輯通用陣列邏輯 GALGAL 一、一、GAL16V8GAL16V8總體結(jié)構(gòu)總體結(jié)構(gòu) 二、輸出邏輯宏單元（二、輸出邏輯宏單元（OLMCOLMC）l 1. OLMC的結(jié)構(gòu)l 2.GAL16V8的結(jié)構(gòu)控制字l 3.OLMC的配置 三、行地址結(jié)構(gòu)三、行地址結(jié)構(gòu) 6.1.2 PLD6.1.2 PLD的結(jié)構(gòu)、表示方法的結(jié)構(gòu)、表示方法一、數(shù)字電路的發(fā)展與可編程器件的出現(xiàn)一、數(shù)字電路的發(fā)展與可編程器件的出現(xiàn)集成度：集成度：高效、低耗、高精度、高穩(wěn)定、智能化。高效、低耗、高精度、高穩(wěn)定、智能化。VLSICLSICSSICMSIC7.1.1 7.1.1 概述概述專(zhuān)用型：專(zhuān)用型：ASIC（App

4、lication Specific Integratel Circuit)邏輯功能邏輯功能：通用型：通用型：54/74系列、系列、74HC系列、系列、74HCT系列等系列等隨系統(tǒng)規(guī)模擴(kuò)大：隨系統(tǒng)規(guī)模擴(kuò)大：焊點(diǎn)多，可靠性下降焊點(diǎn)多，可靠性下降功耗增加、成本升高功耗增加、成本升高占用空間擴(kuò)大占用空間擴(kuò)大要承擔(dān)設(shè)計(jì)風(fēng)險(xiǎn)、要承擔(dān)設(shè)計(jì)風(fēng)險(xiǎn)、周期長(zhǎng)、成本高周期長(zhǎng)、成本高可編程器件可編程器件 (PLD : Programmable Logic Device ）系統(tǒng)設(shè)計(jì)師們希望自己設(shè)計(jì)系統(tǒng)設(shè)計(jì)師們希望自己設(shè)計(jì) ASICASIC芯片，縮短設(shè)計(jì)周期，芯片，縮短設(shè)計(jì)周期，能在實(shí)驗(yàn)室設(shè)計(jì)好后，立即投入實(shí)際應(yīng)用。能在實(shí)

5、驗(yàn)室設(shè)計(jì)好后，立即投入實(shí)際應(yīng)用。VLSIC二、二、PLD的發(fā)展態(tài)勢(shì)的發(fā)展態(tài)勢(shì)n向低電壓和低功耗方向發(fā)展，向低電壓和低功耗方向發(fā)展， 5V 3.3V 2.5V 1.8V 更低更低n向高集成度、高速度方向發(fā)展向高集成度、高速度方向發(fā)展 集成度已達(dá)到集成度已達(dá)到400萬(wàn)門(mén)以上萬(wàn)門(mén)以上n向數(shù)、模混合可編程方向發(fā)展向數(shù)、模混合可編程方向發(fā)展n向內(nèi)嵌多種功能模塊向內(nèi)嵌多種功能模塊方向發(fā)展方向發(fā)展 RAM，ROM，DSP，CPU等等PROMPLAPALGAL低密度可編程邏輯器件低密度可編程邏輯器件（LDPLD）EPLDCPLDFPGA高密度可編程邏輯器件高密度可編程邏輯器件（HDPLD）可編程邏輯器件可編程

6、邏輯器件（PLD）1.按集成密度劃分為按集成密度劃分為三、可編程邏輯器件的分類(lèi)三、可編程邏輯器件的分類(lèi)7.1.2 PLD的結(jié)構(gòu)、表示方法的結(jié)構(gòu)、表示方法與門(mén)與門(mén)陣列陣列或門(mén)或門(mén)陣列陣列乘積項(xiàng)乘積項(xiàng)和項(xiàng)和項(xiàng)PLD主體主體輸入輸入電路電路輸入信號(hào)輸入信號(hào)互補(bǔ)互補(bǔ)輸入輸入輸出輸出電路電路輸出函數(shù)輸出函數(shù)反饋輸入信號(hào)反饋輸入信號(hào) 可由或陣列直接輸出，構(gòu)成組合輸出；可由或陣列直接輸出，構(gòu)成組合輸出； 通過(guò)寄存器輸出，構(gòu)成時(shí)序方式輸出通過(guò)寄存器輸出，構(gòu)成時(shí)序方式輸出。1.PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu)輸 出 或門(mén)陣列 與門(mén)陣列 輸 入 B A Y Z (b) 與門(mén)與門(mén)陣列陣列或門(mén)或門(mén)陣列陣列乘積項(xiàng)乘積項(xiàng)和項(xiàng)和

7、項(xiàng)互補(bǔ)互補(bǔ)輸入輸入2. 2. PLD的的邏輯符號(hào)表示方法邏輯符號(hào)表示方法(1)(1) 連接的方式連接的方式 硬線連接單元硬線連接單元 被編程接通單元被編程接通單元 被編程擦除單元被編程擦除單元 (2)(2)基本門(mén)電路的表示方式基本門(mén)電路的表示方式L=A+B+C+ DDA BCF1=ABC與門(mén)與門(mén)或門(mén)或門(mén)A B C DF1 AB C& L AB C1L DF1=A+B+C+D L4 A B A B L3 A B A B L3 A B A B A A A A EN EN 三態(tài)輸出緩沖器三態(tài)輸出緩沖器輸出恒等于輸出恒等于0 0的與門(mén)的與門(mén)輸出為輸出為1 1的與門(mén)的與門(mén) A A A 輸入緩沖器

8、輸入緩沖器簡(jiǎn)化簡(jiǎn)化 熔絲編程技術(shù)熔絲編程技術(shù)是用熔絲作為開(kāi)關(guān)元件，這些開(kāi)關(guān)元是用熔絲作為開(kāi)關(guān)元件，這些開(kāi)關(guān)元件平時(shí)（在未編程時(shí)）處于連通狀態(tài)，加電編程時(shí)，件平時(shí)（在未編程時(shí)）處于連通狀態(tài)，加電編程時(shí)，在不需要連接處將熔絲熔斷，保留在器件內(nèi)的熔絲在不需要連接處將熔絲熔斷，保留在器件內(nèi)的熔絲模式?jīng)Q定相應(yīng)器件的邏輯功能。模式?jīng)Q定相應(yīng)器件的邏輯功能。 反熔絲編程技術(shù)反熔絲編程技術(shù)也稱(chēng)熔通編程技術(shù)，這類(lèi)器件是用也稱(chēng)熔通編程技術(shù)，這類(lèi)器件是用逆熔絲作為開(kāi)關(guān)元件。這些開(kāi)關(guān)元件在未編程時(shí)處逆熔絲作為開(kāi)關(guān)元件。這些開(kāi)關(guān)元件在未編程時(shí)處于開(kāi)路狀態(tài)，編程時(shí)，在需要連接處的逆熔絲開(kāi)關(guān)于開(kāi)路狀態(tài)，編程時(shí)，在需要連接處的

9、逆熔絲開(kāi)關(guān)元件兩端加上編程電壓，逆熔絲將由高阻抗變?yōu)榈驮啥思由暇幊屉妷海嫒劢z將由高阻抗變?yōu)榈妥杩梗瑢?shí)現(xiàn)兩點(diǎn)間的連接，編程后器件內(nèi)的反熔絲阻抗，實(shí)現(xiàn)兩點(diǎn)間的連接，編程后器件內(nèi)的反熔絲模式?jīng)Q定了相應(yīng)器件的邏輯功能。模式?jīng)Q定了相應(yīng)器件的邏輯功能。（1）熔絲）熔絲(Fuse)和反熔絲和反熔絲(Anti-fuse)編程技術(shù)編程技術(shù)3. 3. 編程連接技術(shù)編程連接技術(shù)熔絲結(jié)構(gòu)熔絲結(jié)構(gòu)反熔絲結(jié)構(gòu)示意反熔絲結(jié)構(gòu)示意n體積小，集成度高，速度高，易加密，抗干擾，耐高溫n只能一次編程，在設(shè)計(jì)初期階段不靈活 A L B C D L VCC A B C D 熔絲熔絲 PLD表示的與門(mén)表示的與門(mén)熔絲工藝的與門(mén)原理圖

10、熔絲工藝的與門(mén)原理圖L=ABCVCC+(5V) R 3kW L D1 D2 D3 A B C 高電平高電平A、B、C有一個(gè)輸入低電平有一個(gè)輸入低電平0VA、B、C三個(gè)都輸入高電平三個(gè)都輸入高電平+5V5V0V5V低電平低電平5V5V5VL=ABC L VCC A B C D L VCC A B C D 熔絲圖中熔絲圖中 L=AB L T1 T2 T3 T4 A B C D VCC 連接連接連接連接連接連接斷開(kāi)斷開(kāi)A、B、C 中有一個(gè)為中有一個(gè)為0A、B、C 都為都為1輸出為輸出為0；輸出為輸出為1。情況情況2：L=AC斷開(kāi)斷開(kāi)連接連接連接連接斷開(kāi)斷開(kāi)情況情況1：L=ABCXX器件的開(kāi)關(guān)狀態(tài)不同

11、器件的開(kāi)關(guān)狀態(tài)不同, 電路實(shí)現(xiàn)邏輯函數(shù)也就不同電路實(shí)現(xiàn)邏輯函數(shù)也就不同1 0 11 1 1（2）浮柵型電可寫(xiě)紫外線擦除編程技術(shù)）浮柵型電可寫(xiě)紫外線擦除編程技術(shù) 浮柵管相當(dāng)于一個(gè)電子開(kāi)關(guān)，如浮柵管相當(dāng)于一個(gè)電子開(kāi)關(guān)，如N溝浮柵管，溝浮柵管，當(dāng)浮柵中沒(méi)有注入電子時(shí)，浮柵管導(dǎo)通；當(dāng)浮柵中當(dāng)浮柵中沒(méi)有注入電子時(shí)，浮柵管導(dǎo)通；當(dāng)浮柵中注入電子后，浮柵管截止。浮柵管的浮柵在原始狀注入電子后，浮柵管截止。浮柵管的浮柵在原始狀態(tài)沒(méi)有電子，如果把源極和襯底接地，且在源態(tài)沒(méi)有電子，如果把源極和襯底接地，且在源-漏漏極間加電壓脈沖產(chǎn)生足夠強(qiáng)的電場(chǎng)，使電子加速躍極間加電壓脈沖產(chǎn)生足夠強(qiáng)的電場(chǎng)，使電子加速躍入浮柵中，則

12、使浮柵帶上負(fù)電荷，電壓脈沖消除后，入浮柵中，則使浮柵帶上負(fù)電荷，電壓脈沖消除后，浮柵上的電子可以長(zhǎng)期保留；當(dāng)浮柵管受到紫外光浮柵上的電子可以長(zhǎng)期保留；當(dāng)浮柵管受到紫外光照射時(shí)，浮柵上的電子將流向襯底，擦除所記憶的照射時(shí)，浮柵上的電子將流向襯底，擦除所記憶的信息，而為重新編程做好準(zhǔn)備。信息，而為重新編程做好準(zhǔn)備。浮柵型紫外線擦除熔絲結(jié)構(gòu)浮柵型紫外線擦除熔絲結(jié)構(gòu)n nn n+ + +S SD DG1G1G2G2SiOSiO2 2早期早期PROM器件器件采用此工藝采用此工藝n可反復(fù)編程可反復(fù)編程n不用每次上電重新不用每次上電重新下載，但相對(duì)速度下載，但相對(duì)速度慢，功耗較大慢，功耗較大三、浮柵編程技術(shù)

13、三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫(xiě)的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫(xiě)的ROM，即已寫(xiě)入的內(nèi)容可以擦去，也可以重新寫(xiě)入新的內(nèi)，即已寫(xiě)入的內(nèi)容可以擦去，也可以重新寫(xiě)入新的內(nèi)容。容。（一）疊柵型（一）疊柵型（SIMOS）存儲(chǔ)單元）存儲(chǔ)單元25V25VGND有有11無(wú)無(wú)11+ +開(kāi)啟電壓開(kāi)啟電壓5V5VGND 開(kāi)啟電開(kāi)啟電壓壓VT1。+ + + +開(kāi)啟電壓加大開(kāi)啟電壓加大+ + + + 開(kāi)啟電開(kāi)啟電壓壓VT2。0問(wèn)題：浮柵上的電荷無(wú)放電通路，沒(méi)法泄漏。問(wèn)題：浮柵上的電荷無(wú)放電通路，沒(méi)法泄漏。 用用紫外線照射紫外線照射芯片上的玻璃窗，則形成光電電芯片上的玻璃窗，則

14、形成光電電流，把柵極電子帶回到多晶硅襯底，流，把柵極電子帶回到多晶硅襯底，SIMOS管恢復(fù)管恢復(fù)到初始的導(dǎo)通狀態(tài)。到初始的導(dǎo)通狀態(tài)。（3）浮柵型電可寫(xiě)電擦除編程技（）浮柵型電可寫(xiě)電擦除編程技（E2PROM） 此類(lèi)器件在此類(lèi)器件在CMOS管的浮柵與漏極間有一薄氧管的浮柵與漏極間有一薄氧化層區(qū)，其厚度為化層區(qū)，其厚度為10m15m，可產(chǎn)生隧道效應(yīng)。，可產(chǎn)生隧道效應(yīng)。編程（寫(xiě)入）時(shí)，編程（寫(xiě)入）時(shí)，漏極接地，柵極加漏極接地，柵極加20V的脈沖電的脈沖電壓壓，襯底中的電子將通過(guò)隧道效應(yīng)進(jìn)入浮柵，浮柵，襯底中的電子將通過(guò)隧道效應(yīng)進(jìn)入浮柵，浮柵管正常工作時(shí)處于截止?fàn)顟B(tài)，脈沖消除后，浮柵上管正常工作時(shí)處于截

15、止?fàn)顟B(tài)，脈沖消除后，浮柵上的電子可以長(zhǎng)期保留；若將其的電子可以長(zhǎng)期保留；若將其控制柵極接地，漏極控制柵極接地，漏極加加20V的脈沖電壓的脈沖電壓，浮柵上的電子又將通過(guò)隧道效，浮柵上的電子又將通過(guò)隧道效應(yīng)返回襯底，則使該管正常工作時(shí)處于導(dǎo)通狀態(tài)，應(yīng)返回襯底，則使該管正常工作時(shí)處于導(dǎo)通狀態(tài)，達(dá)到對(duì)該管擦除的目的。達(dá)到對(duì)該管擦除的目的。編程和擦除都是通過(guò)在漏編程和擦除都是通過(guò)在漏極和控制柵極上加入一定幅度和極性的電脈沖來(lái)實(shí)極和控制柵極上加入一定幅度和極性的電脈沖來(lái)實(shí)現(xiàn)，可由用戶(hù)在現(xiàn)，可由用戶(hù)在“現(xiàn)場(chǎng)現(xiàn)場(chǎng)”用編程器來(lái)完成。用編程器來(lái)完成。 浮柵型電可擦除熔絲結(jié)構(gòu)浮柵型電可擦除熔絲結(jié)構(gòu)nn+G1G1S

16、SD DG2G2SiOSiO2 2大多數(shù)大多數(shù)CPLD器器件采用此工藝件采用此工藝n可反復(fù)編程可反復(fù)編程n不用每次上電重新不用每次上電重新下載，但相對(duì)速度下載，但相對(duì)速度慢，功耗較大慢，功耗較大面積大面積大 向浮柵寫(xiě)入向浮柵寫(xiě)入電荷時(shí)，電荷時(shí)，G加加25V，D接接GND。 擦除浮柵擦除浮柵電荷時(shí)，電荷時(shí)，G加加5V，D接接25V。（二）隧道型（二）隧道型（FLOTOX）儲(chǔ)存單元）儲(chǔ)存單元 前面研究的可擦寫(xiě)存儲(chǔ)器的缺點(diǎn)是擦除已存入的信息必須用紫前面研究的可擦寫(xiě)存儲(chǔ)器的缺點(diǎn)是擦除已存入的信息必須用紫外光照射一定的時(shí)間，因此不能用于快速改變儲(chǔ)存信息的場(chǎng)合。外光照射一定的時(shí)間，因此不能用于快速改變儲(chǔ)存

17、信息的場(chǎng)合。 FLOTOX管的結(jié)構(gòu)剖面示意圖如圖所示。管的結(jié)構(gòu)剖面示意圖如圖所示。 它與疊柵型管的不同在于浮柵延長(zhǎng)區(qū)與漏區(qū)它與疊柵型管的不同在于浮柵延長(zhǎng)區(qū)與漏區(qū)N 之間的交之間的交疊處有一個(gè)厚度約為疊處有一個(gè)厚度約為80埃的薄絕緣層。埃的薄絕緣層。 隧道型儲(chǔ)存單元制成的存儲(chǔ)器克服了這一缺點(diǎn)，它稱(chēng)為電可改隧道型儲(chǔ)存單元制成的存儲(chǔ)器克服了這一缺點(diǎn)，它稱(chēng)為電可改寫(xiě)只讀存儲(chǔ)器寫(xiě)只讀存儲(chǔ)器E2PROM，即電擦除、電編程的只讀存儲(chǔ)器。，即電擦除、電編程的只讀存儲(chǔ)器。隧道隧道80埃埃（4）SRAM編程技術(shù)編程技術(shù) 與浮柵型熔絲結(jié)構(gòu)基本相同。與浮柵型熔絲結(jié)構(gòu)基本相同。SRAM編程技術(shù)編程技術(shù)是在是在FPGA器

18、件中采用的主要編程工藝之一。器件中采用的主要編程工藝之一。SRAM型的型的FPGA是易失性的，斷電后其內(nèi)部編程是易失性的，斷電后其內(nèi)部編程數(shù)據(jù)（構(gòu)造代碼）將丟失，需在外部配接數(shù)據(jù)（構(gòu)造代碼）將丟失，需在外部配接ROM存存放放FPGA的編程數(shù)據(jù)。的編程數(shù)據(jù)。n可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)n每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外掛掛EEPROM用于保存程序用于保存程序(2) (2) 浮浮柵柵MOS管開(kāi)關(guān)管開(kāi)關(guān)用不同的浮柵用不同的浮柵MOS管連接的管連接的PLD，編程信息的擦除方法，編程信息的擦除方法也不同。也不同。SIMOS管連

19、接的管連接的PLD，采用紫外光照射擦除；，采用紫外光照射擦除；Flotox MOS管和快閃疊柵管和快閃疊柵MOS管，采用電擦除方法。管，采用電擦除方法。浮浮柵柵MOS管管疊柵注入疊柵注入MOS(SIMOS)管管浮柵隧道氧化層浮柵隧道氧化層MOS(Flotox MOS)管管快閃快閃(Flash)疊柵疊柵MOS管管 當(dāng)浮柵上帶有負(fù)電荷時(shí)，使得當(dāng)浮柵上帶有負(fù)電荷時(shí)，使得MOS管的開(kāi)啟電壓變高，如管的開(kāi)啟電壓變高，如果給控制柵加上果給控制柵加上VT1控制電壓，控制電壓，MOS管仍處于截止?fàn)顟B(tài)。管仍處于截止?fàn)顟B(tài)。 當(dāng)浮柵上沒(méi)有電荷時(shí)，給控制柵加上大于當(dāng)浮柵上沒(méi)有電荷時(shí)，給控制柵加上大于VT1的控制電壓的

20、控制電壓 ，MOS管導(dǎo)通。管導(dǎo)通。a.疊柵注入疊柵注入MOS(SIMOS)管管 25V25VGND5V5VGND iD VT1 VT2 vGS 浮柵無(wú)電子 O 編程前 iD VT1 VT2 vGS 浮柵無(wú)電子 浮柵有電子 O 編程前 編程后 5V5VGND5V5VGND導(dǎo)通導(dǎo)通截止截止若要擦除，可用若要擦除，可用紫外線或紫外線或X射線，距管子射線，距管子2厘米處照射厘米處照射15-20分鐘。分鐘。 L T1 T2 T3 T4 A B C D VCC L=BC連接連接連接連接斷開(kāi)斷開(kāi)斷開(kāi)斷開(kāi)連接連接連接連接斷開(kāi)斷開(kāi)斷開(kāi)斷開(kāi)1 1 1 1浮柵延長(zhǎng)區(qū)與漏區(qū)浮柵延長(zhǎng)區(qū)與漏區(qū)N+之間的之間的交疊處有一個(gè)

21、厚度約為交疊處有一個(gè)厚度約為80A (埃埃)的薄絕緣層的薄絕緣層遂道區(qū)。遂道區(qū)。當(dāng)遂道區(qū)的電場(chǎng)強(qiáng)度大到一當(dāng)遂道區(qū)的電場(chǎng)強(qiáng)度大到一定程度，使漏區(qū)與浮柵間出定程度，使漏區(qū)與浮柵間出現(xiàn)導(dǎo)電遂道，形成電流將浮現(xiàn)導(dǎo)電遂道，形成電流將浮柵電荷泄放掉。柵電荷泄放掉。遂道遂道MOS管管是用電擦除的，是用電擦除的，擦除速度快。擦除速度快。 N+ N+ 隧隧道道 P P型型襯襯底底 源源極極s s 控控制制柵柵g gc c 漏漏極極d d 浮浮柵柵d s gc gf b.浮柵隧道氧化層浮柵隧道氧化層MOS(Flotox MOS)管管 結(jié)構(gòu)特點(diǎn)結(jié)構(gòu)特點(diǎn): : 1.閃速存儲(chǔ)器存儲(chǔ)單元閃速存儲(chǔ)器存儲(chǔ)單元MOS管的源極管

22、的源極N+區(qū)大于漏極區(qū)大于漏極N+區(qū)，而區(qū)，而SIMOS管的源極管的源極N+區(qū)和漏極區(qū)和漏極N+區(qū)是對(duì)稱(chēng)的；區(qū)是對(duì)稱(chēng)的； 2. 浮柵到浮柵到P型襯底間的氧化型襯底間的氧化絕緣層比絕緣層比SIMOS管的更薄。管的更薄。c.快閃快閃疊柵疊柵MOS管開(kāi)關(guān)管開(kāi)關(guān) （Flash Memory) （自學(xué)）（自學(xué)）特點(diǎn)：結(jié)構(gòu)簡(jiǎn)單、集成度高、特點(diǎn)：結(jié)構(gòu)簡(jiǎn)單、集成度高、編程可靠、擦除快捷。編程可靠、擦除快捷。 N+ N+ P P 型襯底型襯底 源極源極s s 控制柵控制柵 g gc c 漏極漏極d d 浮柵浮柵d s gc gf PLD中的三種與、或陣列中的三種與、或陣列 與與陣陣列列 B A L1 L0 可可

23、編編程程 或或陣陣列列 固固定定 與陣列、或陣列與陣列、或陣列均可編程均可編程(PLA)與陣列固定，或陣與陣列固定，或陣列可編程列可編程(PROM)與陣列可編程，或與陣列可編程，或陣列固定陣列固定(PAL和和GAL等等) 與陣列與陣列 B A L1 L0 可編程可編程 或陣列或陣列 可編程可編程 與與陣陣列列 B A L1 L0 或或陣陣列列 可可編編程程 固固定定 三種與、或陣列有什么應(yīng)用特點(diǎn)？三種與、或陣列有什么應(yīng)用特點(diǎn)？輸出函數(shù)為最小輸出函數(shù)為最小項(xiàng)表達(dá)式項(xiàng)表達(dá)式輸出函數(shù)的乘積項(xiàng)數(shù)不輸出函數(shù)的乘積項(xiàng)數(shù)不可變每個(gè)乘積項(xiàng)所含變可變每個(gè)乘積項(xiàng)所含變量數(shù)可變量數(shù)可變輸出函數(shù)的乘積項(xiàng)數(shù)可變每輸出函

24、數(shù)的乘積項(xiàng)數(shù)可變每個(gè)乘積項(xiàng)所含變量數(shù)可變個(gè)乘積項(xiàng)所含變量數(shù)可變4.4.低密度可編程邏輯器件低密度可編程邏輯器件(LDPLD:(LDPLD:Low-Density PLDLow-Density PLD) ) (1) PROM (Programmable ROM)20世紀(jì)世紀(jì)70年代初。年代初。 與陣列固定，或陣列可編程。與陣列固定，或陣列可編程。 (2) PLA(Programmable Logic Array) 20世紀(jì)世紀(jì) 70年代初。年代初。 與陣列、或陣列都可編程。與陣列、或陣列都可編程。(3) PAL(Programmable Array Logic) 20世紀(jì)世紀(jì)70年代末年代末 。

25、與陣列可編程，或陣列固定。與陣列可編程，或陣列固定。(4) GAL(Generic Array Logic ) 20世紀(jì)世紀(jì)80年代初。年代初。 大部分與陣列可編程，或陣列固定。大部分與陣列可編程，或陣列固定。7.1.3 7.1.3 可編程只讀存儲(chǔ)器可編程只讀存儲(chǔ)器PROM PROM 與陣列與陣列( (固定固定) )D2D1D0或陣列或陣列( (可編程可編程) )A2A1A0完全譯碼陣列完全譯碼陣列實(shí)現(xiàn)組合邏輯函數(shù)：實(shí)現(xiàn)組合邏輯函數(shù)：將函數(shù)寫(xiě)為將函數(shù)寫(xiě)為最小項(xiàng)之最小項(xiàng)之和和形式，將對(duì)應(yīng)的與形式，將對(duì)應(yīng)的與項(xiàng)或起來(lái)即可。項(xiàng)或起來(lái)即可。容量與門(mén)數(shù)容量與門(mén)數(shù)或門(mén)數(shù)或門(mén)數(shù) 2 2n nm m利用效率低

26、。利用效率低。例：試用例：試用PROMPROM實(shí)現(xiàn)實(shí)現(xiàn)4 4位二進(jìn)制碼到位二進(jìn)制碼到GrayGray碼的轉(zhuǎn)換。碼的轉(zhuǎn)換。轉(zhuǎn)換真值表轉(zhuǎn)換真值表與陣列與陣列或陣列或陣列A2A1A0A3D2D1D0D37.1.4 可編程邏輯陣列可編程邏輯陣列 PLA 一、一、PLA基本結(jié)構(gòu)基本結(jié)構(gòu) 圖圖 PLA的基本結(jié)構(gòu)的基本結(jié)構(gòu) 123456ABCD654321DCBATitleNumberRevisionSizeBDate:18-May-2002Sheet of File:C:My Documents數(shù) 電 課 件 第 十 章 .DdbDrawn By:1ABC輸入電路與陣列或陣列FFF12311&1二

27、、二、PLA應(yīng)用舉例應(yīng)用舉例 例例 用用PLA器件實(shí)現(xiàn)函數(shù)器件實(shí)現(xiàn)函數(shù) , )7 , 6 , 4 , 3(),(0121mAAAF。)7 , 4 , 3 , 2 , 0(),(0122mAAAF解解 ：用：用PLA器件實(shí)現(xiàn)，需器件實(shí)現(xiàn)，需3個(gè)輸入端，個(gè)輸入端，2個(gè)輸出端。個(gè)輸出端。 用卡諾圖法化簡(jiǎn)，得出用卡諾圖法化簡(jiǎn)，得出F1、F2的最簡(jiǎn)與或式：的最簡(jiǎn)與或式：01020121),(AAAAAAAF0112010122),(AAAAAAAAAF相應(yīng)的實(shí)現(xiàn)電路如圖相應(yīng)的實(shí)現(xiàn)電路如圖10.5.2所示。所示。圖圖10.5.2 用用PLA實(shí)現(xiàn)組合函數(shù)的設(shè)計(jì)實(shí)現(xiàn)組合函數(shù)的設(shè)計(jì) 123456ABCD6543

28、21DCBATitleNumberRevisionSizeBDate:18-May-2002Sheet of File:C:My Documents數(shù)電課件第十章.DdbDrawn By:111AAAFF12012&1 例例 由由PLA構(gòu)成的邏輯電路如圖所構(gòu)成的邏輯電路如圖所示，試寫(xiě)出該電路的邏輯表達(dá)式，示，試寫(xiě)出該電路的邏輯表達(dá)式，并確定其邏輯功能并確定其邏輯功能。寫(xiě)出該電路的邏輯表達(dá)式：寫(xiě)出該電路的邏輯表達(dá)式： Bn An Sn Cn+1 Cn Bn An “或”陣列 （固定） Sn Cn+1 “與”陣列 (可編程) Cn nnnnnnnnnnnnnnnnnnnnCBCABACCB

29、ACBACBACBAS1AnBnCnAnBnAnCnBnCn全加器全加器AnBnCnAnBnCnAnBnCn試寫(xiě)出該電路的邏輯表達(dá)式。試寫(xiě)出該電路的邏輯表達(dá)式。 A L0 L1 L2 L3 B C D 1 2 3 4 5 6 7 8 9 10 1 2 3 4 5 6 7 8 9 10 11 12 1 2 3 4 5 6 7 8 9 10 DCBADCL 0DCBDCBL 2BDACBALL 03BCADBADCBL 1CDABCDABCABD 與與陣陣列列或或陣陣列列A3A2A1A0D3D2D1D0例：試用例：試用PLAPLA實(shí)現(xiàn)實(shí)現(xiàn)4 4位二進(jìn)制碼到位二進(jìn)制碼到GrayGray碼的轉(zhuǎn)換。碼的

30、轉(zhuǎn)換。01010121212323233AAAADAAAADAAAADAD 解：利用卡諾圖化解：利用卡諾圖化簡(jiǎn)得最簡(jiǎn)與或式：簡(jiǎn)得最簡(jiǎn)與或式：時(shí)序型時(shí)序型PLA基本結(jié)構(gòu)圖基本結(jié)構(gòu)圖 PLAPLA的與或陣列只能構(gòu)成組合邏輯電路，若在的與或陣列只能構(gòu)成組合邏輯電路，若在PLAPLA中中加入觸發(fā)器加入觸發(fā)器則可構(gòu)成時(shí)序型則可構(gòu)成時(shí)序型PLAPLA，實(shí)現(xiàn)，實(shí)現(xiàn)時(shí)序邏輯電路時(shí)序邏輯電路。與陣列或陣列X1Xn觸發(fā)器Z1ZmW1WlQkQ11 1 1 0 0 0 0 1 01 0 0例：試用例：試用PLAPLA和和JKJK觸發(fā)器實(shí)現(xiàn)觸發(fā)器實(shí)現(xiàn)2 2位二進(jìn)制可逆計(jì)數(shù)器。當(dāng)位二進(jìn)制可逆計(jì)數(shù)器。當(dāng)X=0X=0時(shí)，進(jìn)

31、行加法計(jì)數(shù)；時(shí)，進(jìn)行加法計(jì)數(shù)；X X=1=1時(shí)，進(jìn)行減法計(jì)數(shù)。時(shí)，進(jìn)行減法計(jì)數(shù)。 解：解：X X為控制信號(hào)，為控制信號(hào)，Y Y為進(jìn)位（借位）輸出信號(hào)。為進(jìn)位（借位）輸出信號(hào)。X/YQ2Q10011100/01/01/11/01/00/00/10/0010 0 0 0 0 1 0 1 00 1 1Y Q Q Q Q X1n1n nn 12121 0 0 1 0 11 1 01 1 10 1 0 1 0 0 1 1 00 0 1畫(huà)狀態(tài)圖畫(huà)狀態(tài)圖列狀態(tài)轉(zhuǎn)移表列狀態(tài)轉(zhuǎn)移表求狀態(tài)、驅(qū)動(dòng)和輸出方程求狀態(tài)、驅(qū)動(dòng)和輸出方程 12 nQ的的卡卡諾諾圖圖 X 00 01 11 10 0 0 1 0 1 1 1 0

32、 1 0 nnQQ12 11 nQ的的卡卡諾諾圖圖 X 00 01 11 10 0 1 0 0 1 1 1 0 0 1 nnQQ12 Y的的卡卡諾諾圖圖 X 00 01 11 10 0 0 0 1 0 1 1 0 0 0 nnQQ12 n1n2n1n2n0n0n01n1n2n1n1n2n1n1n2n1n2n1n2n1n2n11n2QQXQQXYQ0Q1QQQXQQXQQXQX QXQQQXQQXQQXQ )()(比較得驅(qū)動(dòng)方程：比較得驅(qū)動(dòng)方程：nnQXQXKJKJ1122111 畫(huà)陣列圖畫(huà)陣列圖1JC11K1JC11KX1CPQ1Q2Y7.1.5 可編程陣列邏輯可編程陣列邏輯 PAL除了具有與

33、陣列和或陣列以外，還有輸除了具有與陣列和或陣列以外，還有輸出和反饋電路：出和反饋電路：l專(zhuān)用輸出結(jié)構(gòu)專(zhuān)用輸出結(jié)構(gòu)l可編程輸入可編程輸入/輸出結(jié)構(gòu)輸出結(jié)構(gòu)l寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)l異或輸出結(jié)構(gòu)異或輸出結(jié)構(gòu)圖圖 PAL器件的基本電路結(jié)構(gòu)器件的基本電路結(jié)構(gòu)123456ABCD654321DCBATitleNumberRevisionSizeBDate:18-May-2002Sheet of File:C:My Documents數(shù)電課件第十章.DdbDrawn By:1III輸入電路可編程與陣列固定或陣列OOO01211012&1圖圖 專(zhuān)用輸出專(zhuān)用輸出結(jié)構(gòu)結(jié)構(gòu)123456ABCD654

34、321DCBATitleNumberRevisionSizeBDate:18-May-2002Sheet of File:C:My Documents數(shù)電課件第十章.DdbDrawn By:11OO輸入行I&11特點(diǎn)：或非門(mén)輸出或互補(bǔ)輸出特點(diǎn)：或非門(mén)輸出或互補(bǔ)輸出常用器件：常用器件：PAL16L8, PAL20L10等等圖圖 可編程輸入可編程輸入/輸出輸出結(jié)構(gòu)結(jié)構(gòu)123456ABCD654321DCBATitleNumberRevisionSizeBDate:19-May-2002Sheet of File:C:My Documents數(shù)電課件第十章.DdbDrawn By:1EN11

35、I/O輸入行I&1（1）端口既可做輸入也可做輸出）端口既可做輸入也可做輸出（2）做輸出端口時(shí)，輸出信號(hào)又可被反饋到）做輸出端口時(shí)，輸出信號(hào)又可被反饋到輸入，構(gòu)成簡(jiǎn)單的觸發(fā)器。輸入，構(gòu)成簡(jiǎn)單的觸發(fā)器。圖圖 寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)123456ABCD654321DCBATitleNumberRevisionSizeBDate:19-May-2002Sheet of File:C:My Documents數(shù)電課件第十章.DdbDrawn By:EN11DC11CLOCKOEQI輸入行1&1(1)增加了增加了D觸發(fā)器觸發(fā)器,整個(gè)整個(gè)PAL的所有的所有D觸發(fā)器共用一個(gè)觸發(fā)器共用一個(gè)

36、時(shí)鐘和輸出使能信號(hào)。時(shí)鐘和輸出使能信號(hào)。(2)可構(gòu)成同步時(shí)序邏輯電路可構(gòu)成同步時(shí)序邏輯電路圖圖 異或輸出異或輸出結(jié)構(gòu)結(jié)構(gòu)123456ABCD654321DCBATitleNumberRevisionSizeBDate:19-May-2002Sheet of File:C:My Documents數(shù)電課件第十章.DdbDrawn By:EN11DC11111CLOCKOEQI輸入行&=11增加了異或門(mén)，使時(shí)序邏輯電路的設(shè)計(jì)得到簡(jiǎn)化。增加了異或門(mén)，使時(shí)序邏輯電路的設(shè)計(jì)得到簡(jiǎn)化。例例1：用：用PAL設(shè)計(jì)一個(gè)帶使能端（低電平有效）的設(shè)計(jì)一個(gè)帶使能端（低電平有效）的2/4線譯碼器，輸出低電平有效

37、。線譯碼器，輸出低電平有效。 解：使能輸入：解：使能輸入： EN；譯碼地址輸入：譯碼地址輸入：A1和和A0；輸出為：輸出為： Y0, Y1, Y2, Y3。由真值表可知：由真值表可知： Y0= A1 A0, Y1= A1A0, Y2=A1 A0, Y3=A1A0, 最好選用低電平輸出有效的專(zhuān)用輸出結(jié)構(gòu)或可編程最好選用低電平輸出有效的專(zhuān)用輸出結(jié)構(gòu)或可編程I/O型型PAL。由要求有使能輸出，應(yīng)選用帶有三態(tài)輸出的。由要求有使能輸出，應(yīng)選用帶有三態(tài)輸出的PAL器件。選用器件。選用PAL16L8器件實(shí)現(xiàn)的簡(jiǎn)化示意如圖：器件實(shí)現(xiàn)的簡(jiǎn)化示意如圖： 11 EN 1 1 EN 1 1 EN 1 1 EN 1 1

38、 1ENA0A1Y0Y1Y2Y3例例1實(shí)現(xiàn)電路圖實(shí)現(xiàn)電路圖6.1.6 通用陣列邏輯通用陣列邏輯 GAL一、一、GAL16V8總體結(jié)構(gòu)總體結(jié)構(gòu)8個(gè)輸入緩沖器（引腳個(gè)輸入緩沖器（引腳29） ；8個(gè)輸出緩沖個(gè)輸出緩沖反相反相器（引腳器（引腳1219） ； 8個(gè)輸出反饋個(gè)輸出反饋/輸入緩沖器（既可做輸入也可做輸入緩沖器（既可做輸入也可做輸出），因此為輸出），因此為16V8；1個(gè)時(shí)鐘輸入緩沖器；個(gè)時(shí)鐘輸入緩沖器； 1個(gè)選通信號(hào)輸入個(gè)選通信號(hào)輸入反相反相器；器； 20個(gè)引腳的器件；個(gè)引腳的器件；1111ENEN &19192 27 70 00 31 1CLKCLKOLMCOLMC（1919）1.1

39、.88個(gè)與門(mén)，可實(shí)現(xiàn)個(gè)與門(mén)，可實(shí)現(xiàn)64個(gè)乘積項(xiàng)個(gè)乘積項(xiàng)(Product Term)。2.2.每個(gè)與門(mén)有每個(gè)與門(mén)有32個(gè)輸入端（每個(gè)乘積項(xiàng)可包含個(gè)輸入端（每個(gè)乘積項(xiàng)可包含16個(gè)變量）。個(gè)變量）。 3.3.每個(gè)輸出端最多只能包含每個(gè)輸出端最多只能包含8個(gè)乘積項(xiàng)，當(dāng)表達(dá)個(gè)乘積項(xiàng)，當(dāng)表達(dá)式邏輯化簡(jiǎn)后，乘積項(xiàng)數(shù)多于式邏輯化簡(jiǎn)后，乘積項(xiàng)數(shù)多于8個(gè)時(shí)，則必須個(gè)時(shí)，則必須適當(dāng)拆開(kāi)，再分配給另一個(gè)適當(dāng)拆開(kāi)，再分配給另一個(gè)OLMC。 4.4.最多有最多有16個(gè)引腳作為輸入端（指?jìng)€(gè)引腳作為輸入端（指16個(gè)輸入變個(gè)輸入變量，量，CLK不屬于輸入變量），最多有不屬于輸入變量），最多有8個(gè)引腳個(gè)引腳作為輸出端。作為輸出端

40、。 二、輸出邏輯宏單元（二、輸出邏輯宏單元（OLMC） 1. OLMC的結(jié)構(gòu)：的結(jié)構(gòu)： (1)8輸入的或門(mén)輸入的或門(mén) (2)異或門(mén)：控制輸出信號(hào)的極性異或門(mén)：控制輸出信號(hào)的極性 高電平有效高電平有效 低電平有效低電平有效 (3)DFF (4)4個(gè)多路選擇器個(gè)多路選擇器乘積項(xiàng)多路選擇器乘積項(xiàng)多路選擇器(PTMUX Product Term Multiplexer) 三態(tài)多路選擇器三態(tài)多路選擇器(TSMUX) 輸出多路選擇器輸出多路選擇器(OMUX) 反饋多路選擇器反饋多路選擇器(FMUX)1 1 1 1 1 01 0 1 1 0 0 0 1 1 0 1 00 0 1 0 0 0 I/OI/O（n

41、 n）Q Q來(lái)自鄰級(jí)輸出來(lái)自鄰級(jí)輸出(m)AC0AC1(n)AC1(m)1212、1919號(hào)號(hào)OLMCOLMC中的中的FMUXFMUX：ACAC0 0為為SYNSYN，ACAC1 1(m)(m)為為SYNSYN。圖圖10.6.2 OLMC10.6.2 OLMC的的結(jié)構(gòu)框圖結(jié)構(gòu)框圖表表 FMUX FMUX的控制功能表的控制功能表AC0AC1(n) AC1(m)反饋信號(hào)來(lái)源反饋信號(hào)來(lái)源10本單元觸發(fā)器本單元觸發(fā)器Q端端11本單元本單元I./O端端01鄰級(jí)鄰級(jí)(m)輸出輸出00低電平低電平“0”(地地)* *在在OLMC(12)OLMC(12)和和OLMC(19)OLMC(19)中中SYNSYN代替

42、代替ACAC0 0，SYNSYN代替代替ACAC1 1(m)(m)。2.GAL16V8的結(jié)構(gòu)控制字的結(jié)構(gòu)控制字GAL16V8的各種配置由結(jié)構(gòu)控制字確定。的各種配置由結(jié)構(gòu)控制字確定。圖圖10.7.3 GAL16V8結(jié)構(gòu)控制字的組成結(jié)構(gòu)控制字的組成32位位乘積項(xiàng)乘積項(xiàng)禁止位禁止位4位位XOR(n)1位位SYN8位位AC1(n)1位位AC04位位XOR(n)32位位乘積項(xiàng)乘積項(xiàng)禁止位禁止位82位位121516191219(n)(n)(n)PT63PT32PT31PT03.OLMC的配置的配置1ENEN 1CLKCLKNCNCNCNCOEOENCNCNCNC來(lái)自鄰級(jí)來(lái)自鄰級(jí)輸出輸出(m)(m)至另一個(gè)

43、鄰級(jí)至另一個(gè)鄰級(jí)CLKCLKOEOE(a)(a)專(zhuān)用輸入模式專(zhuān)用輸入模式(b)專(zhuān)用組合輸出模式1ENEN 1CLKCLKNCNCOEOENCNC=11 VccVccXOR(n)NCNCNCNCNCNCCLKCLKOEOE1ENEN 1CLKCLKNCNCOEOENCNC=11 XOR(n)XOR(n)NCNCCLKCLKNCNCOEOE來(lái)自鄰級(jí)來(lái)自鄰級(jí)輸出（輸出（m m）OLMC(n)OLMC(n) I/O(n)I/O(n)NCNC來(lái)自來(lái)自與陣與陣列列反反饋饋（c c）反饋組合輸出模式）反饋組合輸出模式（d）時(shí)序電路中的組合輸出模式1ENEN 1CLKCLKOEOE=11 XORXOR（n n

44、）CLKCLKOEOE來(lái)自鄰級(jí)來(lái)自鄰級(jí)輸出輸出(m)(m) I/O(n)I/O(n)NCNC來(lái)自來(lái)自與陣與陣列列反反饋饋(e)寄存器輸出模式 1ENEN 1CLKCLKOEOE=11 XOR(n)XOR(n)CLKCLKOEOE來(lái)自鄰級(jí)來(lái)自鄰級(jí)輸出（輸出（m m） I/O(n)I/O(n)NCNC來(lái)自來(lái)自與陣與陣列列反反饋饋OLMC(n)OLMC(n)QDQ圖 OLMC的5種工作模式下的簡(jiǎn)化電路 三、行地址結(jié)構(gòu)三、行地址結(jié)構(gòu) 圖 GAL16V8編程單元的地址分配 移移 位位 寄寄 存存 器器與邏輯陣列與邏輯陣列與邏輯陣列與邏輯陣列PT63 PT32PT31 PT003132電電 子子 標(biāo)標(biāo) 簽

45、簽電電 子子 標(biāo)標(biāo) 簽簽保保 留留 地地 址址 空空 間間3359結(jié)結(jié) 構(gòu)構(gòu) 控控 制制 字字6082位加密單元加密單元保留保留整體擦除整體擦除616263SDOSDISCLK行行 地地 址址 熔絲圖熔絲圖 0000 00000011 1010對(duì)應(yīng)對(duì)應(yīng) - - - - 共共64行行031SUPPERSUPPERL L編程器采用編程器采用下拉式菜單下拉式菜單技術(shù)技術(shù)和和多窗口多窗口技術(shù)，人機(jī)界面良好，操作使用技術(shù)，人機(jī)界面良好，操作使用簡(jiǎn)單，我們以它為例進(jìn)行編程介紹。簡(jiǎn)單，我們以它為例進(jìn)行編程介紹。例例1：用：用GAL設(shè)計(jì)一個(gè)帶使能端（低電平有效）的設(shè)計(jì)一個(gè)帶使能端（低電平有效）的2/4線譯碼器

46、，輸出低電平有效。線譯碼器，輸出低電平有效。 解：解：2個(gè)信號(hào)輸入個(gè)信號(hào)輸入A1，A0；一個(gè)使能控制端，一個(gè)使能控制端，4個(gè)輸出端。個(gè)輸出端。選擇選擇 EN由由11引腳輸入，引腳輸入， Y3, Y2, Y1, Y0分別由分別由OLMC（12）OLMC（15）提供。提供。應(yīng)配置為專(zhuān)用組合輸出模式：應(yīng)配置為專(zhuān)用組合輸出模式：AC0=0，AC1=1；XOR=0；SYN=1；乘積項(xiàng)數(shù)為；乘積項(xiàng)數(shù)為1。 OLMC(n) 乘積乘積項(xiàng)數(shù)項(xiàng)數(shù)SYN AC0 AC1（n）XOR（n）輸出極輸出極性性配置模式配置模式1514131211111111000000000000低電平低電平低電平低電平低電平低電平低電平

47、低電平專(zhuān)用組合專(zhuān)用組合專(zhuān)用組合專(zhuān)用組合專(zhuān)用組合專(zhuān)用組合專(zhuān)用組合專(zhuān)用組合OLMC的配置：的配置： 例例 人的血型有人的血型有A、B、AB、O型型4種。輸血時(shí)輸血者的血種。輸血時(shí)輸血者的血型與受血者的血型必須符合圖型與受血者的血型必須符合圖10.7.6所示的關(guān)系。試用所示的關(guān)系。試用1片片GAL16V8設(shè)計(jì)一個(gè)邏輯電路，判斷輸血者的血型與受設(shè)計(jì)一個(gè)邏輯電路，判斷輸血者的血型與受血者的血型是否符合上述規(guī)定。血者的血型是否符合上述規(guī)定。輸血者血型 受血者血型 A B AB O A B AB O 解：設(shè)定輸血者血型用解：設(shè)定輸血者血型用X1、X2表示，表示， 受血者血型用受血者血型用X3、X4表示。表示

48、。 取值組合為取值組合為0011時(shí)，分別表示血型時(shí)，分別表示血型為為A、B、AB、O型；型； 輸出為輸出為F：取值為：取值為1時(shí)，表示血型相符，時(shí)，表示血型相符，否則，表示血型不符。否則，表示血型不符。根據(jù)題意得到真值表為：根據(jù)題意得到真值表為： X1X2X3X4F00001000100010100110010000101101101011101000010010101011011011001110111110111111例的真值表例的真值表 由真值表，經(jīng)卡諾圖法化簡(jiǎn)由真值表，經(jīng)卡諾圖法化簡(jiǎn) X3X4X1X200011110001101111111111014321432421XXXXXXXX

49、XXF電工教研室7.2 CPLD7.2 CPLD和和FPGAFPGA的結(jié)構(gòu)和特點(diǎn)的結(jié)構(gòu)和特點(diǎn) 6.2.1 PLD6.2.1 PLD的發(fā)展和現(xiàn)狀的發(fā)展和現(xiàn)狀 一、一、PLDPLD的發(fā)展歷程的發(fā)展歷程 二、二、 PLDPLD的現(xiàn)狀的現(xiàn)狀 6.2.2 CPLD/FPGA6.2.2 CPLD/FPGA的特點(diǎn)的特點(diǎn)l 1.1.基本結(jié)構(gòu)基本結(jié)構(gòu)l 2.2.編程工藝編程工藝l 3.3.器件規(guī)模器件規(guī)模l 4.FPGA/CPLD4.FPGA/CPLD生產(chǎn)商生產(chǎn)商 6.2.3 6.2.3 復(fù)雜可編程邏輯器件（復(fù)雜可編程邏輯器件（CPLDCPLD）的結(jié)構(gòu)和基本原理）的結(jié)構(gòu)和基本原理 一、一、 復(fù)雜可編程邏輯器件（

50、復(fù)雜可編程邏輯器件（CPLDCPLD）的結(jié)構(gòu)）的結(jié)構(gòu)l 1.可編程邏輯陣列（LAB）l 2.可編程I/O單元（IOC） l 3.可編程內(nèi)部連線（PIA） 電工教研室 6.2.4 6.2.4 現(xiàn)場(chǎng)可編程門(mén)陣列（現(xiàn)場(chǎng)可編程門(mén)陣列（FPGAFPGA）的結(jié)構(gòu)和基本原理）的結(jié)構(gòu)和基本原理 一、一、FPGAFPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu) l 1.可編程邏輯塊（CLB） l 2.輸入/輸出模塊（IOB）l 3.可編程互連資源（PIR） 二、二、CPLDCPLD與與FPGAFPGA的區(qū)別的區(qū)別 三、大的三、大的PLDPLD生產(chǎn)廠家生產(chǎn)廠家 四、四、FPGAFPGA和和CPLDCPLD的選用的選用l 1.器件的資

51、源l 2.芯片速度l 3.器件功耗l 4.FPGA/CPLD的選擇l 5.FPGA/CPLD封裝7.2.1 PLD的發(fā)展和現(xiàn)狀的發(fā)展和現(xiàn)狀l 一、一、PLD的發(fā)展歷程的發(fā)展歷程l PROM、EPROM、EEPROM 只能完成簡(jiǎn)單的數(shù)字邏輯功能l PAL、GAL、PLA PLD能以乘積和的形式完成大量的組合邏輯功能(規(guī)模較小)l CPLD、FPGA 設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。 系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專(zhuān)用集成電路(ASIC)芯片，而且希 望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適 的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編 程邏

52、輯器件(FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)和復(fù)雜可編程邏輯器件(CPLD)。 幾乎所有應(yīng)用門(mén)陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合 均可應(yīng)用FPGA和CPLD器件。70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改進(jìn)的改進(jìn)的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SOPCCPLD器件 FPGA器件二、二、 PLD的現(xiàn)狀的現(xiàn)狀目前，使用較廣泛的PLD有CPLD和FPGA兩大類(lèi)。CPLD： (Complex Programmable Logic Device)復(fù)雜 的可

53、編程邏輯器件。 專(zhuān)指那些集成規(guī)模大于1000門(mén)以上的可編程 邏輯器件。 ROM型器件停電數(shù)據(jù)可保存。FPGA：(Field Programmable Gate Array)現(xiàn)場(chǎng)可編程 門(mén)陣列。 它是一種由掩膜可編程門(mén)陣列和可編程邏輯器 件兩者演變而來(lái)的通用型用戶(hù)可編程器件。 RAM型器件停電數(shù)據(jù)不可保存，須與存儲(chǔ)器 連用。7.2.2 CPLD/FPGA的特點(diǎn)的特點(diǎn)l CPLDn 可編程邏輯宏單元LMC，Logic Macro Cell（結(jié)構(gòu)較復(fù)雜）n 復(fù)雜的I/O控制塊（完成芯片上邏輯與外部封裝腳的接口）n 邏輯單元之間采用連續(xù)式互連結(jié)構(gòu)（固定長(zhǎng)度的金屬線）n 內(nèi)部延時(shí)時(shí)間固定，可預(yù)測(cè)l FP

54、GAn 可編程邏輯功能塊（實(shí)現(xiàn)用戶(hù)功能的基本單元）n 可編程I/O塊（完成芯片上邏輯與外部封裝腳的接口）n 邏輯單元之間采用分段式互連結(jié)構(gòu)（不同長(zhǎng)度的金屬線）n 內(nèi)部延時(shí)時(shí)間不固定，預(yù)測(cè)性差1.基本結(jié)構(gòu)CPLDFPGA集總式互連分布式互連l CPLDEPROMEEROMFLASHl FPGA反熔絲（Actel）RAM（Xillinx）2.編程工藝CPLDFPGA集成規(guī)模 小（最大數(shù)萬(wàn)門(mén)） 大（最高達(dá)百萬(wàn)門(mén)）單元粒度 大（PAL結(jié)構(gòu)）小（PROM結(jié)構(gòu)）互連方式 集總總線分段總線、長(zhǎng)線、專(zhuān)用互連編程工藝 EPROM、EEROM、FlashSRAM編程類(lèi)型 ROM型RAM型，須與存儲(chǔ)器連用3.器件規(guī)

55、模ALTERAFPGA： FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 STRATIX系列：EP1系列 EP1S30、EP1S120CPLD： MAX7000/S/A/B系列：EPM7128S MAX9000/A系列FPGA： XC3000系列， XC4000系列， XC5000系列 Virtex系列 SPARTAN系列：XCS10、XCS20、XCS30CPLD： XC9500系列：XC95108、XC95256XILINX4FPGA/CPLD生產(chǎn)商LATTICEVANTI

56、S（AMD）ispLSI系列：1K、2K、3K、5K、8K ispLSI1016 、ispLSI2032、 ispLSI1032E、ispLSI3256A MACH系列 ispPAC系列： 其它其它PLD公司：公司：ACTEL公司：公司： ACT1/2/3、40MXATMEL公司：公司：ATF1500AS系列、系列、40MXCYPRESS公司：公司：QUIKLOGIC公司公司： CPLD： SO MUCH IC！FPGA CPLDFPGA/CPLD生產(chǎn)商5.可編程邏輯器件結(jié)構(gòu)示意圖輸入/輸出單元互連資源邏輯塊7.2.3 復(fù)雜可編程邏輯器件（復(fù)雜可編程邏輯器件（CPLD）的結(jié)構(gòu)和基本原理）的結(jié)構(gòu)

57、和基本原理 現(xiàn)在一般把所有超過(guò)某一集成度（如現(xiàn)在一般把所有超過(guò)某一集成度（如1000門(mén)門(mén)以上）的以上）的PLD器件都稱(chēng)為器件都稱(chēng)為CPLD。 CPLD由可編程由可編程邏輯的功能塊圍繞一個(gè)可編程互連矩陣構(gòu)成。由邏輯的功能塊圍繞一個(gè)可編程互連矩陣構(gòu)成。由固定長(zhǎng)度的金屬線實(shí)現(xiàn)邏輯單元之間的互連，并固定長(zhǎng)度的金屬線實(shí)現(xiàn)邏輯單元之間的互連，并增加了增加了I/O控制模塊的數(shù)量和功能。可以把控制模塊的數(shù)量和功能。可以把CPLD的基本結(jié)構(gòu)看成由的基本結(jié)構(gòu)看成由可編程邏輯陣列（可編程邏輯陣列（LAB）、可可編程編程I/O控制模塊和可編程內(nèi)部連線（控制模塊和可編程內(nèi)部連線（PIA）等三）等三部分組成。部分組成。

58、LABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABI/O控制模塊控制模塊PIAMAX7123的結(jié)構(gòu)的結(jié)構(gòu)一、一、 復(fù)雜可編程邏輯器件（復(fù)雜可編程邏輯器件（CPLD）的結(jié)構(gòu)）的結(jié)構(gòu)1可編程邏輯陣列（可編程邏輯陣列（LAB） 可編程邏輯陣列又若干個(gè)可編程邏輯宏單可編程邏輯陣列又若干個(gè)可編程邏輯宏單元（元（Logic Macro Cell，LMC）組成，）組成， LMC內(nèi)內(nèi)部主要包括與陣列、或陣列、可編程觸發(fā)器和多部主要包括與陣列、或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨(dú)立地配置為時(shí)序或組合工路選擇器等電路，能獨(dú)立地配置為時(shí)序或組合工作方式。作方式。

59、宏單元結(jié)構(gòu)圖宏單元結(jié)構(gòu)圖1 10 02 23 34 45 56 67 78 89 91010CPLD中與、或門(mén)的表示方法中與、或門(mén)的表示方法AB C DP(乘積項(xiàng)乘積項(xiàng))ACDP P= =A A C C D DAB C DF（或項(xiàng)或項(xiàng)）F=A+B+DABD（1）乘積項(xiàng)共享結(jié)構(gòu)）乘積項(xiàng)共享結(jié)構(gòu) 在在CPLD的宏單元中，如果輸出表達(dá)式的與的宏單元中，如果輸出表達(dá)式的與項(xiàng)較多，對(duì)應(yīng)的或門(mén)輸入端不夠用時(shí)，可以借助項(xiàng)較多，對(duì)應(yīng)的或門(mén)輸入端不夠用時(shí)，可以借助可編程開(kāi)關(guān)將同一單元（或其他單元）中的其他可編程開(kāi)關(guān)將同一單元（或其他單元）中的其他或門(mén)與之聯(lián)合起來(lái)使用，或者在每個(gè)宏單元中提或門(mén)與之聯(lián)合起來(lái)使用，或

60、者在每個(gè)宏單元中提供未使用的乘積項(xiàng)給其他宏單元使用。供未使用的乘積項(xiàng)給其他宏單元使用。EPM7128E乘積項(xiàng)擴(kuò)展和并聯(lián)擴(kuò)展項(xiàng)的結(jié)構(gòu)圖乘積項(xiàng)擴(kuò)展和并聯(lián)擴(kuò)展項(xiàng)的結(jié)構(gòu)圖 乘乘積積項(xiàng)項(xiàng)選選擇擇矩矩陣陣乘乘積積項(xiàng)項(xiàng)選選擇擇矩矩陣陣來(lái)來(lái)自自上上一一個(gè)個(gè)宏宏單單元元P Pr re es se et tC Cl lo oc ck kC Cl le ea ar rP Pr re es se et tC Cl lo oc ck kC Cl le ea ar r宏宏單單元元乘乘積積項(xiàng)項(xiàng)邏邏輯輯宏宏單單元元乘乘積積項(xiàng)項(xiàng)邏邏輯輯到到下下一一個(gè)個(gè)宏宏單單元元共共享享乘乘積積項(xiàng)項(xiàng)并并聯(lián)聯(lián)擴(kuò)擴(kuò)展展（2）多觸發(fā)器結(jié)構(gòu)）多觸發(fā)器結(jié)構(gòu) 早期可編程器件的每個(gè)輸出宏單元（早期可編程器件的每個(gè)輸出宏單