1、2021/3/91第八章第八章 可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件 ( Programmable Logic Device ) 簡稱簡稱PLD，是一種通用大規模集成電路，用于是一種通用大規模集成電路，用于LSI和和VLSI設計中，采用軟件和硬件相結合的方法設設計中，采用軟件和硬件相結合的方法設計所需功能的數字系統。計所需功能的數字系統。PLD的優點：價格較便宜，操作簡便，修改方便的優點：價格較便宜，操作簡便，修改方便PLD的分類：的分類：根據有無寄存功能：根據有無寄存功能： 可編程組合邏輯器件可編程組合邏輯器件 可編程時序邏輯器件。可編程時序邏輯器件。按內部電路組成：按內

2、部電路組成： PLA（可編程邏輯陣列）可編程邏輯陣列） PGA（可編程門陣列）可編程門陣列）按編程方式：按編程方式： 熔絲編程熔絲編程 光擦編程光擦編程 電擦編程電擦編程 在線編程在線編程可擦除可擦除PLA和可擦除和可擦除PGA統稱為可擦除統稱為可擦除PLD簡稱簡稱EPLD2021/3/928.1 可編程邏輯陣列可編程邏輯陣列 PLA （Programmable Logic Array）規格：規格： 變量輸入與陣列輸出變量輸入與陣列輸出 + 或陣列輸出或陣列輸出 任一邏輯函數都可用任一邏輯函數都可用“與或與或”式表示，即任何邏式表示，即任何邏輯函數都可以用一個與門陣列與一個或門陣列來輯函數都可

3、以用一個與門陣列與一個或門陣列來實現。實現。由與陣列和或陣列組成的電路叫做邏輯陣列由與陣列和或陣列組成的電路叫做邏輯陣列LA 固定固定LA ROM（不可編程）不可編程）邏輯陣列邏輯陣列LA PROM（或陣列可編程）或陣列可編程） PLA PAL（與陣列可編程）與陣列可編程） FPLA（與、或陣列皆可編程）與、或陣列皆可編程）PLA同同PROM一樣，可用熔絲編程，一樣，可用熔絲編程，也可用也可用NMOS，CMOS工藝的光擦和電擦編程。工藝的光擦和電擦編程。2021/3/93&熔絲全保留的簡化符號熔絲全保留的簡化符號熔絲全保留或燒斷熔絲全保留或燒斷異或門異或門&11AB 1&

4、;11VCCHLLHHL2021/3/948.2 現場可編程邏輯陣列現場可編程邏輯陣列 FPLA （Field Programmable Logic Array）用用ROM實現邏輯函數時，地址譯碼器的每個輸實現邏輯函數時，地址譯碼器的每個輸出都為一條字線，不能減少。輸出函數為標準出都為一條字線，不能減少。輸出函數為標準的與或表達式。的與或表達式。為減小芯片面積，為減小芯片面積，簡化譯碼器，使輸簡化譯碼器，使輸出函數為最簡的與出函數為最簡的與或表達式，采用或表達式，采用FPLA。（。（見見例例1）FPLA與觸發器配與觸發器配合可構成時序邏輯合可構成時序邏輯電路（見例電路（見例2）FPLA規格用輸

5、入規格用輸入變量數、與邏輯陣變量數、與邏輯陣列的輸出端數、或列的輸出端數、或邏輯陣列的輸出端邏輯陣列的輸出端數三者的乘積表示。數三者的乘積表示。用戶可進行一次編程，使用方便（熔絲型）；用戶可進行一次編程，使用方便（熔絲型）；也可用疊柵注入式也可用疊柵注入式MOS管作為存儲單元，如同管作為存儲單元，如同UVEPROM2021/3/95例例1CBCDAFDCBAACDCABF21DCW1W2W3F1F2D2D1ENW4W7W9W10W5W6W8W11W12W14W15W13BAW041422021/3/96DCW1W2W3F1F2D2D1ENW7W10W6W8W12BAW04922021/3/97

6、CBCDAFDCBAACDCABF21472DCW1W2W3F1F2D2D1ENW4W5W7BAW62021/3/98例例2用用FPLA與與D觸發器實現觸發器實現8421BCD計數器計數器8.4.2.1BC D計計 數數 器器 狀狀 態態 表表 現現 在在 狀狀 態態 下下 一一 個個 狀狀 態態 （ D輸輸 入入 ） 十十 進進制制 QD QC QB QA QD (DD) QC(DC) QB(DB) QA(DA) 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 1 0 0 4 0 1 0 0 0 1 0 1

7、5 0 1 0 1 0 1 1 0 6 0 1 1 0 0 1 1 1 7 0 1 1 1 1 0 0 0 8 1 0 0 0 1 0 0 1 9 1 0 0 1 0 0 0 0 10 1 0 1 0 1 1 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 2021/3/99畫出卡諾圖畫出卡諾圖 QBQAQDQC00011110000000010010111010 QBQAQDQC00011110000010011101111000 QBQAQDQC00011110000101010101111000 QBQAQDQC0001111000

8、1001011001111010ABCADDnDQQQQQQD1ABCBCACCnCQQQQQQQQD1ABABDBnBQQQQQQD 1AAnAQQD 12021/3/910陣列圖陣列圖484QAW1W2W3W4W5W7W6W8DDDDQBQCQDCPRABCADQQQWQQW21ABCACBCQQQWQQWQQW543ABDABQQQWQQW76AQW 82021/3/911雙極型雙極型PAL：熔斷法熔斷法CMOSPAL：可多次擦除（紫外線擦除）可多次擦除（紫外線擦除）PAL和觸發器可構成時序電路和觸發器可構成時序電路8.3 可編程陣列邏輯可編程陣列邏輯 （Programmable Arr

9、ay Logic，PAL） PAL的基本組成包括：輸入互補緩沖的基本組成包括：輸入互補緩沖;可可編程與陣列；固定或陣列；特定的輸出編程與陣列；固定或陣列；特定的輸出電路電路;尚未編程之前，與邏輯陣列的所有交叉尚未編程之前，與邏輯陣列的所有交叉點均有熔絲接通。編程即是將有用的熔點均有熔絲接通。編程即是將有用的熔絲保留，無用的熔絲熔斷。絲保留，無用的熔絲熔斷。PAL，PLA 和和 ROM 的比較的比較與陣與陣或陣或陣PAL可編可編不可編不可編PLA可編可編可編可編ROM不可編不可編可編可編2021/3/912一、一、PAL的基本電路結構的基本電路結構最簡單的最簡單的PAL電路結構形式，包含一個可編

10、電路結構形式，包含一個可編程的與邏輯陣列和一個固定的或邏輯陣列。程的與邏輯陣列和一個固定的或邏輯陣列。2021/3/913編程后的編程后的PAL電路電路21213212134143322124214314323211IIIIYIIIIYIIIIIIIIYIIIIIIIIIIIIY2021/3/914二、二、PAL的幾種輸出電路結構和反饋形式的幾種輸出電路結構和反饋形式1. 專用輸出結構：輸出端是與或門，與或非門或專用輸出結構：輸出端是與或門，與或非門或者互補輸出結構，即所有設置的輸出端只能作輸者互補輸出結構，即所有設置的輸出端只能作輸出用。有出用。有PAL10H8、PAL14H4、PAL10L

11、8、PAL14L4、PAL16C1等。等。2. 可編程輸入可編程輸入/輸出結構：輸出結構：PAL16L8、PAL20L10等等2021/3/9153. 寄存器輸出結構：寄存器輸出結構：輸出三態緩沖（由與邏輯陣列控制）輸出三態緩沖（由與邏輯陣列控制）輸出信號互補反饋到與邏輯陣列中輸出信號互補反饋到與邏輯陣列中用途：產生復雜的組合邏輯函數用途：產生復雜的組合邏輯函數 在輸出端插入在輸出端插入D觸發器陣列觸發器陣列狀態及輸出均互補反饋到與邏輯陣列中狀態及輸出均互補反饋到與邏輯陣列中輸出三態緩沖由公共控制線控制輸出三態緩沖由公共控制線控制用途：組成各類時序邏輯電路用途：組成各類時序邏輯電路2021/3

12、/9165. 運算選通輸出結構運算選通輸出結構4. 異或輸出結構異或輸出結構PAL規格：規格：PAL-輸入量輸入量-結構結構-輸出量輸出量例：例：PAL14H4 14輸入輸入 4輸出輸出 輸出正變量輸出正變量 專用輸出結構專用輸出結構 PAL16R4 16輸入輸入 4輸出輸出 輸出反變量輸出反變量 寄存器輸出結構寄存器輸出結構應用舉例：應用舉例： 專用輸出結構專用輸出結構-實現組合邏輯實現組合邏輯設計要點：設計要點：計算輸出邏輯的最簡與或式計算輸出邏輯的最簡與或式選擇選擇PAL器件：器件：輸入端輸入端 輸出端輸出端 每個輸出所含與項數量每個輸出所含與項數量進行相應編程連接，去除未使用的與門進行

13、相應編程連接，去除未使用的與門寄存器輸出結構寄存器輸出結構-實現時序邏輯實現時序邏輯設計要點：設計要點：計算各狀態方程（驅動方程）的最簡與或式計算各狀態方程（驅動方程）的最簡與或式選擇選擇PAL器件：器件：輸入端輸入端 輸出端輸出端 每個輸出所含與項數量每個輸出所含與項數量觸發器數量觸發器數量進行相應編程連接，去除未使用的與門進行相應編程連接，去除未使用的與門2021/3/917三、三、PALPAL的應用的應用例例1：用：用PAL器件設計一個數值判別電路。器件設計一個數值判別電路。要求判斷要求判斷4位二進制數位二進制數DCBA的大小屬于的大小屬于05、6 10、11 15三個區間的哪一個之三個

14、區間的哪一個之內。內。十進制數十進制數二進制數二進制數Y0Y1Y2DCBA00000100100011002001010030011100401001005010110060110010701110108100001091001010101010010111011001121100001131101001141110001151111001DBADCYACDBCDCBDYBDCDY2102021/3/9182021/3/919例2 用PAL設計一個4位循環碼計數器，并要求所設計的計數器具有置零和對輸出進行三態控制的功能。CPY3Y2Y1Y0CQ3Q2Q1Q0C00000011111100010

15、1110120011011001300100110114011001001150111010001601010101017010001011181100000111911010001011011110000011111100000111210100010111310110010011410010011011510001011101600000111112021/3/920根據上表畫出根據上表畫出4個觸發器次態的卡諾圖，個觸發器次態的卡諾圖，化簡后化簡后2021/3/9212021/3/9228.4 通用陣列邏輯通用陣列邏輯 GAL （General Array Logic）GAL是第二代的是第

16、二代的PAL，是一種是一種寄存寄存PLA器件器件。基本結構：輸入互補緩沖基本結構：輸入互補緩沖,與或陣列（可編與、與或陣列（可編與、固定或）固定或）,可編程的輸出電路可編程的輸出電路輸出電路結構：通用宏單元輸出電路結構：通用宏單元OLMC（可編程）可編程）工藝：工藝：E2CMOS擦除方式：采用電可擦除的擦除方式：采用電可擦除的CMOS制作制作特點：通用性較強，高速，低耗，使用方便特點：通用性較強，高速，低耗，使用方便GAL器件是美國器件是美國Lattice公司公司1985年首先推出的，年首先推出的，目前主要有目前主要有5種型號：種型號：GAL16V8 GAL20V8 ispGAL16Z8 is

17、pGAL20V10 GAL39V18一、一、GAL的電路結構：的電路結構：GAL由可編程與陣列、固定或陣列、由可編程與陣列、固定或陣列、OLMC及及部分輸入部分輸入/輸出緩沖門電路組成。實際上，輸出緩沖門電路組成。實際上，GAL的或陣列包含在的或陣列包含在OLMC中。中。2021/3/9232021/3/924二、輸出邏輯宏單元（二、輸出邏輯宏單元（OLMC）三、工作特點：三、工作特點： 8個與或項輸入，可實現正個與或項輸入，可實現正/反相輸入（反相輸入（XOR） 可選擇直接輸出可選擇直接輸出/通過通過D觸發器輸出（觸發器輸出（OMUX） 輸出三態門可控：輸出三態門可控：4種方式（種方式（TS

18、MUX） 反饋輸入可控：輸出反饋輸入可控：輸出/狀態狀態/其他輸入（其他輸入（FMUX）2021/3/925工作模式工作模式： P.424 圖圖8.4.6 專用輸入：三態門斷開，利用反饋輸入端專用輸入：三態門斷開，利用反饋輸入端 專用組合輸出：不用觸發器，不反饋，三態門專用組合輸出：不用觸發器，不反饋，三態門常通常通 組合輸入組合輸入/輸出：不用觸發器，帶反饋，三態門輸出：不用觸發器，帶反饋，三態門程控程控 寄存器輸出：利用觸發器，帶反饋，三態門外寄存器輸出：利用觸發器，帶反饋，三態門外控控2021/3/9262021/3/9278.5 其它可編程邏輯器件其它可編程邏輯器件可擦除的可編程邏輯器

19、件（可擦除的可編程邏輯器件（Erasable Programmable Logic Device）工藝：工藝：UVCMOS擦除方式：加電擦除方式：加電基本結構：與或陣列（可編與、可編或）基本結構：與或陣列（可編與、可編或）輸出電路結構：輸出電路結構：OLMC可編程性優于可編程性優于GAL特點：功耗低，集成度高（幾千門特點：功耗低，集成度高（幾千門/片），片），信號傳輸時間短，可預知信號傳輸時間短，可預知, 成本低成本低現場可編程門陣列現場可編程門陣列FPGAFPGA（Field Field Programmable Gate ArrayProgrammable Gate Array）工藝：工藝：CMOS-SRAM擦除方式：與擦除方式：與SRAM相同相同基本結構：邏輯單元陣列結構（可編程）基本結構：邏輯單元陣列結構（可編程）特點：功耗低，集成度高（特點：功耗低，集成度高（3萬門萬門/片），片）， 信信號傳輸時間不可預知號傳輸時間不可預知2021/3/928結構特點：結構特點：輸入輸入/輸出模塊（輸出模塊（IOB）：）：輸入或輸出可設置輸入或輸出可設置可編程邏輯模塊（可編程邏輯模塊（CLB）：）：含組合邏輯和觸發器含組合邏輯和觸發器互連資源（互連資源（IR）：