1、實驗一 存儲器實驗1FPGA中LPM_ROM定制與讀出實驗一實驗目的1、掌握FPGA中lpm_ROM的設置，作為只讀存儲器ROM的工作特性和配置方法。2、用文本編輯器編輯mif文件配置ROM，學習將程序代碼以mif格式文件加載于lpm_ROM中；3、在初始化存儲器編輯窗口編輯mif文件配置ROM；4、驗證FPGA中mega_lpm_ROM的功能。二實驗原理ALTERA的FPGA中有許多可調用的LPM (Library Parameterized Modules)參數化的模塊庫，可構成如lpm_rom、lpm_ram_io、lpm_fifo、lpm_ram_dq的存儲器結構。CPU中的重要部件，

2、如RAM、ROM可直接調用他們構成，因此在FPGA中利用嵌入式陣列塊EAB可以構成各種結構的存儲器，lpm_ROM是其中的一種。lpm_ROM有5組信號：地址信號address 、數據信號q 、時鐘信號inclock、outclock、允許信號memenable，其參數都是可以設定的。由于ROM是只讀存儲器，所以它的數據口是單向的輸出端口，ROM中的數據是在對FPGA現場配置時，通過配置文件一起寫入存儲單元的。圖3-1-1中的lpm_ROM有3組信號：inclk輸入時鐘脈沖；q23.0lpm_ROM的24位數據輸出端；a5.0lpm_ROM的6位讀出地址。實驗中主要應掌握以下三方面的內容： l

3、pm_ROM的參數設置； lpm_ROM中數據的寫入，即LPM_FILE初始化文件的編寫； lpm_ROM的實際應用，在GW48_CP+實驗臺上的調試方法。三實驗步驟（1）用圖形編輯，進入mega_lpm元件庫，調用lpm_rom元件，設置地址總線寬度address和數據總線寬度q，分別為6位和24位,并添加輸入輸出引腳，如圖3-1-1設置和連接。（2）設置圖3-1-1為工程。（3）在設置lpm_rom數據參數選擇項lpm_file的對應窗口中（圖3-1-2），用鍵盤輸入lpm_ROM配置文件的路徑（rom_a.mif），然后設置在系統ROM/RAM讀寫允許，以便能對FPGA中的ROM在系統讀

4、寫。(4) 用初始化存儲器編輯窗口編輯lpm_ROM配置文件（文件名.mif）。這里預先給出后面將要用到的微程序文件：rom_a.mif 。rom_a.mif中的數據是微指令碼（圖3-1-3）。（5）全程編譯。（6）下載SOF文件至FPGA，改變lpm_ROM的地址a5.0，外加讀脈沖，通過實驗臺上的數碼管比較讀出的數據是否與初始化數據(rom_a.mif中的數據)一致。注：下載sof示例文件至實驗臺上的FPGA，選擇實驗電路模式仍為NO.0，24位數據輸出由數碼8至數碼3顯示，6位地址由鍵2、鍵1輸入，鍵1負責低4位，地址鎖存時鐘CLK由鍵8控制，每一次上升沿，將地址鎖入，數碼管8/7/6/

5、5/4/3將顯示ROM中輸出的數據。發光管8至1顯示輸入的6位地址值。圖3-1-1 lpm_ROM的結構圖圖3-1-2 設置在系統ROM/RAM讀寫允許圖3-1-3 rom_a.mif中的數據（7）打開QuartusII的在系統存儲模塊讀寫工具，了解FPGA中ROM中的數據，并對其進行在系統寫操作（圖3-1-4）。圖3-1-4 在系統存儲模塊讀寫四實驗要求(1) 實驗前認真復習LPM-ROM存儲器部分的有關內容。(2) 記錄實驗數據，寫出實驗報告，給出仿真波形圖。(3) 通過本實驗，對FPGA中EAB構成的LPM-ROM存儲器有何認識，有什么收獲？五思考題（1）如何在圖形編輯窗口中設計LPM-

6、ROM存儲器？怎樣設計地址寬度和數據線的寬度？怎樣導入LPM-ROM的設計參數文件和存儲LPM-ROM的設計參數文件？（2）怎樣對LPM-ROM的設計參數文件進行軟件仿真測試？（3）怎樣在GW48實驗臺上對LPM-ROM進行測試？（4）學習LPM-ROM用VHDL語言的文本設計方法（頂層文件用VHDL表達）。 （5）了解LPM-ROM存儲器占用FPGA中EAB資源的情況。 2FPGA中LPM_RAM讀寫實驗一實驗目的1、 了解FPGA中RAMlpm_ram_dq的功能，2、 掌握lpm_ram_dq的參數設置和使用方法，3、掌握lpm_ram_dq作為隨機存儲器RAM的工作特性和讀寫方法。二實

7、驗原理在FPGA中利用嵌入式陣列塊EAB可以構成存儲器，lpm_ram_dq的結構如圖3-2-1。數據從ram_dp0的左邊D7.0輸入，從右邊Q7.0輸出，R/W為讀/寫控制信號端。數據的寫入：當輸入數據和地址準備好以后，在inclock是地址鎖存時鐘，當信號上升沿到來時，地址被鎖存，數據寫入存儲單元。數據的讀出：從A7.0輸入存儲單元地址，在CLK信號上升沿到來時，該單元數據從Q7.0輸出。R/W讀/寫控制端，低電平時進行讀操作，高電平時進行寫操作；CLK讀/寫時鐘脈沖； DATA7.0RAM_dq0的8位數據輸入端；A7.0RAM的讀出和寫入地址； Q7.0RAM_dq0的8位數據輸出端

8、。三實驗步驟（1）按圖3-2-1輸入電路圖。并進行編譯、引腳鎖定、FPGA配置。（2）通過鍵1、鍵2輸入RAM的8位數據（選擇實驗電路模式1），鍵3、鍵4輸入存儲器的8位地址。鍵8控制讀/寫允許，低電平時讀允許，高電平時寫允許；鍵7（CLK0）產生讀/寫時鐘脈沖，即生成寫地址鎖存脈沖，對lpm_ram_dq進行寫/讀操作。（3）注意，lpm_ram_dq也能加入初始化文件（這里是5_ram.mif ,是后面將要用到的模型CPU執行微程序文件），注意此文件加入的路徑表達和文件表達（3-2-2）： ./ 5_ram.mif ,（后綴mif要小寫），同時選擇在系統讀寫RAM功能，RAM的ID名取為：

9、ram1。注：驗證程序文件在DEMO5_lpm_ram目錄，工程名是ram_dp1.bdf，下載ram_dp1.sof至實驗臺上的FPGA，選擇實驗電路模式為NO.1，按以上方式首先進行驗證實驗。首先控制讀出初始化數據，與載入的初始化文件ram_dp1.mif中的數據進行比較，然后控制寫入一些數據，再讀出比較。使用在系統讀寫RAM的工具對其中的數據進行讀寫操作（圖3-2-3），設置成連續讀模式，將在系統讀寫工具窗口的數據與實驗箱上數碼管上顯示的數據對照起來看。四實驗要求(1) 實驗前認真復習存儲器部分的有關內容；(2) 寫出實驗報告五思考題（1）如何在圖形編輯窗口中設計lpm_ram_dq存儲

10、器？怎樣設定地址寬度和數據線的寬度？設計一數據寬度為6，地址線寬度為7的RAM，仿真檢驗其功能，并在FPGA上進行硬件測試。（2）如何建立lpm_ram_dq的數據初始化，如何導入和存儲lpm_ram_dq參數文件？生成一個mif文件，并導入以上的RAM中。（3）怎樣對lpm_ram_dq設計參數文件進行軟件仿真測試？（4）使用VHDL文件作為頂層文件，學習lpm_ram_dq的VHDL語言的文本設計方法。（5）了解lpm_ram_dq存儲器占用FPGA中EAB資源的情況。（6）使用系統讀寫RAM的工具對其中的數據進行讀寫操作。（7）lpm_ram_dq存儲器在CPU中有何作用？ 圖3-2-2

11、 lpm_ram_dq加入初始化文件和選擇在系統讀寫RAM功能圖3-2-1 lpm_ram_dp實驗電路圖3 FIFO定制與讀/寫實驗一實驗目的1. 掌握FPGA中先進先出存儲器lpm_fifo的功能，工作特性和讀寫方法。2. 了解FPGA中lpm_fifo的功能，掌握lpm_fifo的參數設置和使用方法。3. 掌握lpm_fifo作為先進先出存儲器FIFO的工作特性和讀寫方法。二實驗原理FIFO（First In First Out）是一種存儲電路，用來存儲、緩沖在兩個異步時鐘之間的數據傳輸。使用異步FIFO可以在兩個不同時鐘系統之間快速而方便地實時傳輸數據。在網絡接口、圖像處理、CPU設計

12、等方面，FIFO具有廣泛的應用。在FPGA中利用嵌入式陣列塊EAB可以構成存儲器，lpm_fifo的結構如圖3-3-1所示。WR 寫控制端，高電平時進行寫操作；RD 讀控制端，高電平時進行讀操作；CLK 讀/寫時鐘脈沖； CLR FIFO中數據異步清零信號；D7.0 lpm_fifo的8位數據輸入端； Q7.0 lpm_fifo的8位數據輸出端; U7.0 表示lpm_fifo已經使用的地址空間 圖3-3-1 lpm_fifo的實驗結構圖圖3-3-2 lpm_fifo的仿真波形圖三實驗步驟1編輯輸入lpm_fifo實驗電路（雙擊原理圖3-3-1的FIFO元件，可進入該元件的編輯窗）。2將編譯通

13、過的文件下載到GW-48實驗臺，實驗臺選擇工作模式NO.0；3通過實驗臺上的鍵1、鍵2輸入數據，鍵3控制讀/寫允許WR（高電平寫有效，低電平讀有效，）、鍵7控制數據清0（高電平清0有效）、鍵8輸入CLK信號，數碼管4/3顯示已占用地址，數碼管2/1顯示FIFO輸出的數據：4將數據寫入LPM-FIFO：鍵3置高電平（寫允許）；鍵7清0一次；鍵1、鍵2每輸入一個新數據（數據顯示于發光管D8-D1），鍵8就給出一個脈沖（按鍵0-1-0），將數據壓入FIFO中； 5將數據讀出LPM-FIFO：鍵3置低電平（讀允許）；隨著鍵8給出脈沖，觀察數碼管2/1顯示的FIFO中輸出的數據，與剛才寫入的數據進行比較

14、，同時注意數碼4/3顯示的地址數變化的順序。注：驗證程序文件工程名是fifo2.bdf，下載fifo2.sof至實驗臺上的FPGA，選擇實驗電路模式為NO.0，按以上方式首先進行驗證實驗。四實驗要求1實驗前認真復習LPM-FIFO存儲器部分的有關內容。2完成FIFO設計和驗證，給出仿真波形圖，增加“空”、“未滿”、“滿”的標志信號，寫出實驗報告。五思考題1通過本實驗，對FPGA中EAB構成的LPM-FIFO存儲器有何認識，有什么收獲？2如何了解lpm_fifo存儲器占用FPGA中EAB資源的情況？3lpm_fifo存儲器在CPU設計中有何作用？當lpm_fifo“空”、“未滿”、“滿”時，fu

15、ll、empty和usedw7.0d的輸出信號如何變化？4怎樣通過波形仿真了解LPM-FIFO存儲器的功能？5如何設置LPM-FIFO存儲器各項參數？4 FPGA與外部16位RAM接口實驗一實驗目的1掌握FPGA與外部RAM的硬件接口技術。 2通過FPGA控制，向外部RAM寫入數據。3通過FPGA控制，從外部RAM讀出數據，并且用數碼管顯示讀出的數據。二實驗原理用FPGA與外部RAM接口，實現對外部RAM的讀寫控制。FPGA需要產生地址信號和讀寫控制信號，并且需要采用具有雙向I/O功能的電路結構，實現對SRAM 數據端口輸入/輸出操作。接口電路主要由可增減地址計數器LPM_COUNTER、三態

16、總線控制器LPM_BUSTRI、讀寫控制電路組成。實驗電路結構如圖3-4-1所示， 圖3-4-1 FPGA與外部16位數據，18位地址線寬SRAM接口電路結構三16位SRAM讀寫邏輯設計如果要設計16位數據總線的CPU，又要用到大容量的RAM，就必須外接具有16位數據口的RAM。在實驗板上與FPGA相接有2片256K字節/每片的16位RAM：IDT71V416，電路連接如圖3-4-2所示，FPGA讀寫控制電路原理圖如圖3-4-1所示。實驗驗證步驟如下（對其中1片RAM讀寫）：1、驗證程序sram.bdf，下載sram.sof至實驗臺上的FPGA，選擇實驗電路模式為N0.1；用一接插線將適配板上

17、方的P196針與實驗板主系統上的鍵9的插針相接，鍵9作為地址計數器清0控制端。2、利用鍵4、鍵3、鍵2、鍵1輸入數據，放在RAM數據口，如ABCDH（顯示于數碼管4/3/2/1）；3、按動鍵9，對地址信號發生計數器清0，鍵7置1（寫RAM允許，高電平為讀RAM寫允許）；4、寫RAM。用鍵4/3/2/1每更新一次16位輸入數據，就按動1次鍵8（0à1à0）,即使地址值自動加1（地址值顯示于發光管D8D1，左為高位，了解圖3-4-1的地址計數器功能）。5、讀出已被寫入的數據。按動鍵9，對地址信號發生計數器清0，鍵7置0（讀RAM允許），之后連續按鍵8，遞增地址值（地址值顯示于發光管D8D1），將能依次順序（顯示于數碼8/7/6/5上）讀出外部16位RAM中已寫入的數據，與輸入數據進行比較。圖3-4-2 16位SRAM和