1、1概述11.1 數字時鐘的工作原理11.2 設計任務12系統總體方案設計23 VHDL模塊電路設計33.1 模塊實現33.1.1 分頻模塊 pinlv33.1.2 按鍵去抖動模塊 qudou53.1.3 按鍵控制模塊selfl63.1.4 秒、分六十進制模塊cantsixty73.1.5 時計數模塊 hourtwenty93.1.6 秒、分、時組合后的模塊93.1.7 數碼管顯示模塊103.2 數字時鐘的頂層設計原理圖133.3 系統仿真與調試14結束語16參考文獻17致謝18附錄 源程序代碼19word邵陽學院課程設計1概述1.1 數字時鐘的工作原理數字鐘電路的基本結構由兩個60進制計數器和

2、一個24進制計數器組成,分別對 秒、分、小時進行計時，當計時到23時59分59秒時，再來一個計數脈沖，則計數 器清零，重新開始計時。秒計數器的計數時鐘CLK為1Hz的標準信號，可以由晶振 產生的50MHz信號通過分頻得到。當數字鐘處于計時狀態時，秒計數器的進位輸出 信號作為分鐘計數器的計數信號，分鐘計數器的進位輸出信號乂作為小時計數器的計 數信號，每一秒鐘發出一個中斷給CPU, CPU采用NIOS,它響應中斷，并讀出小時、 分、秒等信息。CPU對讀出的數據譯碼，使之動態顯示在數碼管上。1.2 設計任務設計一個基于VHDL的數字時鐘，具體功能要求如下：1 .在七段數碼管上具有時-分-秒的依次顯示

3、。2 .時、分、秒的個位記滿十向高位進一，分、秒的十位記滿五向高位進一，小 時按24進制計數，分、秒按60進制計數。3 .整點報時，當計數到整點時揚聲器發出響聲。4 .時間設置：可以通過按鍵手動調節秒和分的數值。此功能中可通過按鍵實現 整體清零和暫停的功能。5 . LED燈循環顯示：在時鐘正常計數下，LED燈被依次循環點鳧。12系統總體方案設計設計一個基于VHDL的數字時鐘，我采用自頂向下分模塊的設計。底層為實現 個弄能的模塊，各模塊由vhdl語言編程實現：頂層采用原理圖形式調用。其中底層 模塊包括秒、分、時三個計數器模塊、按鍵去抖動模塊、按鍵控制模塊、時鐘分頻模 塊、數碼管顯示模塊共7個模塊

4、。設計框圖如下：分場極快I時計數模塊按鍵控舍發更塊顯示模塊圖2.1數字時鐘設計框圖山圖2.1可以清晰的看到數字鐘系統設計中各功能模塊間連接關系。系統時鐘 50MHz經過分頻后產生1秒的時鐘信號，1秒的時鐘信號作為秒計數模塊的輸入信 號，秒計數模塊產生的進位信號作為分計數模塊的輸入信號，分計數模塊的進位信號 作為時計數模塊的輸入信號。秒計數模塊、分計數模塊、時計數模塊的計數輸出分別 送到顯示模塊。由于設計中要使用按鍵進行調節時間，而按鍵的動作過程中存在產生 得脈沖的不穩定問題，所以就牽扯到按鍵去抖動的問題，對此系統中設置了按鍵去抖 動模塊，按鍵去抖動模塊產生穩定的脈沖信號送入按鍵控制模塊，按鍵控

5、制模塊根據 按鍵的動作對秒、分、時進行調節。3 VHDL模塊電路設計3.1 模塊實現山數字鐘的頂層設計原理圖可知：系統的外部輸入即為系統的時鐘信號CLK 二50MHZ,系統的外部輸出有蜂鳴器信號buzzer, LED顯示信號LED3.1和shan （與按鍵去抖動模塊的。3相連），數碼管顯示信號xianshi7.O,數碼管位選信號xuanze7.0o下面將對內部功能模塊進行詳細說明，（本設計共包含5個模塊）：3.1.1 分頻模塊pinlv對系統的時鐘50MHz進行分頻，設置不同長度的計數值，當系統時鐘elk有 變化時計數器開始計數，當計數到某個值時輸出一個信號，計數值不同輸出信號的周 期也就不同

6、，從而實現了對系統時鐘進行不同的分頻，產生不同頻率的信號。由VHDL語言生成的模塊圖和程序說明如下： . i pinlvL elk clk2ms Hclk500ms J"clkls H %inst13i圖3.1分頻模塊 library ieee;use ieee.std logic 1164.all;use ieee.std_logic_unsigned.all;entity pinlv isport（ clk:in stdogic;-系統時鐘輸入端口clk2ms:out std logic;clk500ms:out std logic;elk 1 s:out stdogic）;-各

7、頻率信號的輸出端口 end;architecture beh of pinlv is beginpl:process（clk）;-進程 pl邵陽學院課程設計variable count 1 integer range 0 to 49999999;beginif(clk'event and clk='l')then count 1 :=count 1+1elk 的上升沿計數if count 1 <=24999999 then clkls<='0,;elsif count 1 <=49999999 then clkls<='r；els

8、e countl:=0;-產生周期為周的時鐘信號clk500ms<='0,;elsif count3<=24999999 then clk500ms<=r；else count3:=0;-產生周期為500ms的時鐘信號end if;end if;end process pl；結束進程plp2:process(clk);-進程 p2variable count2:integer range 0 to 99999;beginif(clk'event and clk=' 1 1)then count2:=count2+l;-在 elk 上升沿計數if cou

9、nt2<=49999 then clk2ms<='0,;elsif count2<=99999 then elk2ms<=T;產生周期為 2ms 的掃描信號end if;end if;end process p2；-結束進程 p2p3:process(clk); -進程 p3variable count3:integer range 0 to 24999999;beginif(clk'event and clk=r)then count3:=count3+l; -S elk 上升沿計數if count3<= 12499999 thenend if;

10、end if;end process p3;end beh;i邵陽學院課程設計3.1.2按鍵去抖動模塊qudou本設計用到FPGA開發板上的四個按鍵，由于按鍵有反應時間、抖動的問題， 可能當按鍵被按一次時而系統感應到幾次，造成誤差。所以應該進行按鍵消抖的處理, 讓每按一次鍵系統只感應到一次按鍵。可以采用軟件延時，觸發反相器等方式進行消 除抖動，本設計中采用軟件延時的方式。111 VHDL語言生成的模塊圖和程序說明如下：:!:-rClkOT 尸 trT-J- EON -rT-i匕-r：28 - X: :. mm - 一 一、 圖3.2按鍵去抖動模塊library ieee;use ieee.st

11、d logic 1164.all;use ieee.std logic unsigned.all;entity qudou isport(clk,k 1 ,k2,k3,k4:in stdjogic;ol,o2,o3,o4:out std_k)gic);-設置按鍵輸入信號輸出端口architecture beh of qudou isbeginprocess(clk,k I,k2,k3,k4)variable cant 1 integer;variable cant2: integer;variable cant3:integer;variable cant4: integer;beginif

12、clkfevent and clk= 1 * thenif kl='l' then cantl:=0;end if;-設置計數初值if k2='l' then cant2:=0;1邵陽學院課程設計end if;-設置計數初值if k3=T then cant3:=0；-設置計數初值end if;if k4= r then cant4:=0;end if;-設置計數初值if cant 1 >2499999 then ol<='0；else olv=T;-延時 0.5send if;if cant2>2499999 then o2<=

13、'0'else o2<=l' -延時 0.5send if;if cant3>2499999 then o3v='0；else o3<= 1' 一延時 0.5send if;if cant4>2499999 then o4<=*0'else o4<=T; -延時 0.5send if;cant "cant 1 + 1; -力口一 計數cant2:=cant2+l; 一加一計數cant3:=cant3+l; -力口一計數cant4:=cant4+l; 一加一計數end if;end process;en

14、d beh;3. L3按鍵控制模塊selfl本設計中使用了兩個按鍵進行對時鐘的暫停和調秒操作，當0k2按下時時鐘暫 停，再按ok3則進行秒個位的加一計數，每按一次進行加一處理。當調節好時間后, 在按ok2鍵重新開始計數。由VHDL語言生成的模塊圖和程序說明如下：cokok3=mt 12圖3.3按鍵控制模塊library ieee;use ieee.std logic H64.all;use ieee.std logic unsigned.all;entity selfl isport(c:in std logic;ok2:in std logic;ok3:in std logic;ck:out

15、 stdjogic);end 設置端口architecture bea of selfl issignal m:std_logic;signal t:std_logic;beginpl:process(ok2,ok3,c); -ok2 和 ok3 觸發進程beginif ok2'event and ok2="0' then m<=not ok2 的動作產生 m 的電平信 號end if;if m=' 1' then ck<=not(ok3);把按鍵ok3的脈沖信號給輸出else ckv=c;-否則把正常計數時鐘給輸出end if;end p

16、rocess pl;-結束進程end bea;3.1.4秒、分六十進制模塊cantsixty本設中秒、分的六十進制是由個位的十進制和十位的六進制進行組合實現的。當 個位記到9時自動向高位進一，同時個位自動清零。當十位記到5并且個位記到9 時，自動產生一個進位脈沖，同時個位和十位分別從零開始重新計數。111 VHDL語言生成的模塊圖和程序說明如下： library ieee;> ， / A ,：cantsixtyT. 9 s .、 . 一 V s 、 、 " pCTFUT> ci f / . . “ a gf “ .圖3.4六十進制模塊i elk rssetelkout1T

17、3. .01out23.OresetcOUTPUTn out13.05"飛冠誨:仃“use ieee.std logic 1164.all;use ieee.std logic unsigned.all;entity cantsixty isport(clk:in stdjogic;reset:in stdjogic;outkout std_logic_vector(3 downto 0);out2:out std_logic_vector(3 downto 0);c:out stdjogic);end;architecture beh of cantsixty issignal s

18、s 1 ,ss2:std_logic_vector( 3 downto 0);beginp l:process(clk,reset)beginif(reset='O,)then ss 1<="0000"ss2<="0000"elsif(clk'event and clk=r)thenifssl="1001" and ss2="0101" then c<=T;當計數到 59 時產生進位信號else c<='0'一否則不產生end if;if ss 1=1001&

19、quot; then ssl<=f,0000M;if ss2=M010r, then ss2<=,l0000H;else ss2<=ss2+l;end if;else sslv=ssl+l;-計數過程end if;end if;end process pl;-結束進程outl<=ss 1 ;out2v=ss2;-把信號送輸出 end beh;3.1.5時計數模塊hourtwenty時計數模塊是二十四進制相對復雜一點，因為當十位。或著1時個位需要記到9 并產生進位信號，當十位是2時，個位記到3時，就全部從零開始重新計數。即是 在十位為不同值時個位兩種計數過程。III VH

20、DL語言生成的模塊圖和程序說明如下:八 Am a hourtwenty" / elk out13.G T甲UTEHT| cut13.Oreset out23.03.所醺 1r一 vv 、3oinst圖3.5時計數模塊3.L6秒、分、時組合后的模塊把設計的秒、分、時模塊連接起來，再通過仿真驗證，各模塊間的進位是否正確連接后的原理圖如下圖3.6秒、分、時組合后原理圖3.1.7數碼管顯示模塊本模塊中包含數碼管的段選和位選設計,Led燈循環設計，以及整點報時的設計。 模塊的輸入信號有數碼管掃描頻率clk2ms,秒、分、時各模塊的個位和十位輸入， 以及由分模塊向時模塊產生的進位脈沖信號。由VH

21、DL語言生成的模塊圖和程序說明如下：in5t；Ss23.O哂 3.0 h 耳 3.Q h23.0j clkZrrs xiars如遼ur xiar5hi7.Qj xuanze7. .Q圖3.7數碼管顯示原理圖library ieee;use ieee.std logic H64.all;use ieee.std logic unsigned.all;entity qudong isport(sl,s2,ml,m2,hl,h2:in std_logic_vector(3 downto 0);clk2ms: in std logic;xiang:in std logic;signal sei:std

22、_logic_vector( 2 downto 0);signal A: std_logic_vector( 3 downto 0);signal t:std_logic_vector ( 11 downto 0);signal f:std_logic_vector( 1 downto 0);signal count 1 :std_logic_vector( 1 downto 0);beginpl:process(clk2ms)beginif clk2ms,event and elk2ms='1' 由en sel<=sel+l;t<=t+l;if t="1

23、10010000000" then t<=(others=>,0,);end if;end if;f<=t(ll)&t(10);if f="01" then led(3)<='0'else led(3)二T;end if;iff="10" then led(2)<='0'else led(2)<=T;end if;if f=n 11" then led(l)<='0' else led(l)<=T;end if;-led的循環顯示設

24、計end process pl;p2:process(sel,s 1 ,s2,m l,m2,h l,h2)begincase sei iswhen “000" =>xuanze<="11111110"； Av=sl;-秒個位在數碼管 1 上顯示 when “001” =>xuanze<="l 1111101"； Av=s2;秒十位在數碼管 2 上顯示 when "010" =>xuanze<="l 1111011" A<=" 1010”;數碼管 3 上顯

25、示橫杠 when "011H =>xuanze<=" 1111011 ln; A<=ml分個位在數碼管 4 上顯示 when “100" =>xuanze<="lU0UU"； Av=m2;-分十位在數G馬管 5 上顯示 when " 10lu =>xuanze<=" 1101111 lu; Av=" 1011 ”數碼管 6 上顯示橫杠 when "110" =>xuanze<=" 1011111 ln; A<=h 1時個位在數

26、碼管7 上顯示 when “ 111 " =>xuanzev="0U 11111 "； A<=h2;-時十位在數碼管 8 上顯示 when others =>null;end case;end process p2;p3:process(A)begincase A iswhen "0000" =>xianshi<=" 11000000"顯示0when "0001" =>xianshi<="11111001"一顯示1when “0010"

27、; =>xianshi<="10100100"-顯示2when "0011" =>xianshi<=,10110000M;顯示31邵陽學院課程設計when "0100H => xianshi <="1001100ln;顯示4when "0101" => xianshi <=n10010010u;顯示 5when "0110"=> xianshi <='10000010"顯示 6when "0111"

28、 => xianshi <="11111000"一顯示 7when "1000" => xianshi <="10000000"-顯示 8when n1001" => xianshi <="10010000”；顯示 9when n1010n =>xianshi <="10111111”；-顯示一when "10Hu =>xianshi <=H 10111 1111,;顯示when others =>null;-數碼管的段選設計en

29、d case;end process p3;P4:process(xiang)beginif xiang=l' then buzzer<="0" 一當進位信號xiang為1時就把低電平給buzzer 讓蜂鳴器響else buzzer<='l'-否則把高電平給buzzer不給蜂鳴器觸發信號end if;end process p4; 一結束進程end behav;i邵陽學院課程設計13.2數字鐘的頂層設計原理圖圖3.8數字鐘的頂層設計原理圖3.3系統仿真與調試將調試好的程序下載到實驗板上進行驗證，達到了設計的各項功能。時鐘準確計 數，各模塊

30、的進位也正確，當按下實驗板上的keyl鍵時系統復位清零，實驗板上的 key2鍵可實現系統的暫停和開始，在系統暫停的狀態下，按key3鍵可實現調節秒 計數，每按一次計數加一，key4鍵可實現調節分模塊，每按一次計數加一，長按則 一直加，當達到整點時，蜂鳴器發聲。其中一些模塊在Quartus II下的仿真如下：由于0.5s太長，在本仿真中設置了很小的一個量lOclk,從圖中可以看出基本 實現了按鍵去抖動的效果。無論按鍵怎么抖動，輸出總是保持穩態lOclk,當下一個 觸發來了以后，就可以觸發單穩態。由上圖可見，當1s的時鐘信號加入時，個位outl從。到9不斷循環，而且當2)個位outl記到9時產生一

31、個進位信號 使十位out2加一，以此類推就實現了六十進 制計數。基本達到了正確計數的理想效果.3) .二十四進制波形仿真：elkrsseH outl0 out2 WLonAnAnAnAnAnAnAmROOAnArmnnnjI Till:影疑假城瓶嬲翩凰磁潞腕酸倒即謝儂喇砥磅滁巡00圖3.U二十四進制波形仿真.圖由上圖看出十位為。或1時，個位記到9時，十位才進行加一計數，但當十位 為2時，個位記到3時，十位變成了 0,個位乂從0重新開始計數，這樣就實現了二十四進制的計數。從圖形的顯示波形可知，設計基本達到了正確計數的功能。4) .秒、分、時組合后波形仿真:elkr sset houtl hout

32、2 moutl mout2 soutl sout2結束語這個實驗帶給我的體會很多也很深，我以前沒有對數字時鐘進行系統的設計，這 次獨立的設計，我遇到了很多問題，也走了很多彎路，還好最后終于通過自己的努力 看到了理想的結果。通過實驗，我對EDA技術和FPGA技術有了更進一步的理解, 掌握了 FPGA的層次化設計電路的方法，掌握了用VHDL語言編寫各個功能模塊 并通過波形確定電路設計是否正確。掌握了下載驗到目標器件的過程。實驗中遇到的問題很多，有的是很基礎的但我卻不知道，例如數碼管的掃描頻率, 剛開始時數碼管不顯示，我找了很多原因都沒想到是掃描頻率的問題，浪費了很多時 間。還有分頻的時候，看過很多

33、分頻的電路程序，但那些并不是都可以實現準確的分 頻，需要通過波形進行驗證。還有計數器的設計，我用了很長時間才編寫出來，現在 看看，也沒有那么難了。總之，我很感謝這次實驗可以給我這樣的機會，這個實驗給了我很對的收獲，我 相信這會對我以后的學習和工作都有幫助。參考文獻1周立功，SOPC嵌入式系統基礎教程，北京航空航天大學出版社，2008.42周立功，SOPC嵌入式系統實驗教程，北京航空航天大學出版社，2006.73張志剛，FPGA與SOPC設計教程一DE實踐，西安電子科技大學出版社，20074潘松黃繼業，EDA技術實用教程，科學出版社，2006.85華清遠見嵌入式培訓中心，FPGA應用開發入門與典

34、型實例，人民郵電出版社，2008.6非常感謝李老師對我們的細心詳細的指導，要不是李老師很仔細的檢查我的課程 設計，并從中發現我的諸多錯誤，我現在也沒法這么快的把課程設計完成。李老師為人隨和親切，上課時總是不忘記鼓勵我們，老師非常耐心地給我們講了 這次課程設計應該要注意的地方，我們應該用什么心態去看待這次的課程設計，他說 對課程設計對于電子科學與技術專業的學生是有很大幫助的，這可以提高我們的動手 能力和協同能力，所以李老師要求我們一定要認真對待！老師的鼓勵使我認識到以后 還要多學習各種電子方面的書籍，多進行操作，提高動手能力和理論水平!在這次課 程設計中我也遇到了比較多的問題，不過李老師每次都是

35、不厭其煩給我們批改了，經 過李老師的仔細批改，大部分的錯誤都解決了。老師無微不至的關懷和諄諄的教誨， 高深的學術造詣讓我獲益匪淺，也讓我學到了很多的關于課程設計的寶貴的經驗，這 是一生受益的事情！所以，再一次由衷的的感謝李老師，謝謝！邵陽學院課程設計附錄源程序代碼library ieee;use ieee.std logic 1164.all;use ieee.std logic unsigned.all;entity szz isport( clk,k 1 ,k2,k3,k4,c 1 ,c2,ok2,ok3,reset 1 ,reset2,clk2ms,xiang:in stdjogic;s

36、l,s2,ml,m2,hl,h2:in std_logic_vector(3 downto 0);clk2ms,clk500ms,clk 1 s,o 1 ,o2,o3,o4,ck:out stdjogic;out 1 ,out2,out3,out4:out std_logic_vector(3 downto 0);xuanze,xianshi:out std_logic_vector(7 downto 0);end szzarchitecture one of szz issignal m,tl:std_logic;signal hh 1 ,hh2,ssl ,ss2,A:std_logic_v

37、ector( 3 downto 0);signal sei:std_logic_vector( 2 downto 0);signal t2:std_logic_vector ( 11 downto 0);signal f,count 1 :std_logic_vector( 1 downto 0);begin分頻模塊pinlvpl:process(clk);-進程plvariable count 1 integer ranse 0 to 49999999;beginif(clk'event and clk='r)then count 1 :=count 1 +1 elk 的上升

38、沿計數if count 1 <=24999999 then clkls<='0,;elsif count 1 <=49999999 then clkls<='r；else count 1 :=0;-產生周期為1 s的時鐘信號clk500ms<='0,;elsif count3<=24999999 then clk500ms<='r；else count3:=0;-產生周期為500ms的時鐘信號end if;end if;end process pl;-結束進程plp2:process(clk);-進程 p2variabl

39、e count2:integer range 0 to 99999;beginif(clk'event and clk=, 1 *)then count2:=count2+l;-在elk上升沿計數 if count2<=49999 then clk2ms<='0,;elsif count2<=99999 then clk2msv=T;-產生周期為2ms的掃描信號end if;end if;end process p2;-結束進程p2p3:process(clk); 一進程p3variable count3:integer range 0 to 24999999

40、;beginif(clk'event and clk=r)then count3:=count3+l; 一在elk上升沿計數 if count3<= 12499999 thenend if;end if;end process p3;按鍵去抖動模塊qudoup4:process(clk,k 1 ,k2,k3,k4)variable cant 1: integer;variable cant2:integer;variable cant3:integer;variable cant4: integer;beginif clk'event and clk= 1' th

41、enif kl='l' then cantl:=0;end if;-設置計數初值if k2=l' then cant2:=0;end if;-設置計數初值i邵陽學院課程設計if k3=T then cant3:=0;-設置計數初值end if;if k4=' 1' then cant4:=0;end if;-設置計數初值if cant 1 >2499999 then ol<='0,;else olv=T;-延時0.5send if;if cant2>2499999 then o2<='0；else o2<=T

42、; 一延時0.5send if;if cant3>2499999 then o3<='01;else o3<='l' -延時0.5send if;if cant4>2499999 then o4v='0'；else o4<= 1'-延時0.5send if;cant l:=cantl+ 1; 一加l一計數cant2:=cant2+l; 一力口一計數cant3:=cant3+l; -加一計數cant4:=cant4+l; -力口一計數end if;end process p4;按鍵控制模塊selflp5:process

43、(ok2,ok3,cl); -ok2和ok3觸發進程beginif ok2'event and ok2=,0' then m<=not m;-iliok2 的動作產生m的電平 信號end if;if m=' 1' then ckv=not(ok3);-把按鍵ok3的脈沖信號給輸出else ckv=cl;-否則把正常計數時鐘給輸出end if;end process p5;-結束進程六十進制模塊cantsixtyp6:process(clk,reset 1)beginif(resetl='O')then ss l<="0000

44、n;ss2<=u0000"elsif(clk'event and clk='l')thenif (ss 1=" 1001" and ss2="010r') then c2<=, 1當計數到59時產生進位信號 else c2<='0'-否則不產生end if;ifssl="1001n then ss 1<="0000”;if ss2="0101" then ss2<="0000u;else ss2<=ss2+l;end if

45、;else sslv=ssl+l;-計數過程end if;end if;end process p6;-結束進程outl<=ss 1 ;out2<=ss2;-把信號送輸出二十四進制模塊hourtwentyp7 :process(clk,reset2)beginif(reset2="0')then hh l<="0000u ;hh2<="0000u;elsif(clk'event and clk='r)thenif (hh l="0011" and hh2="0010u)and(ss 1=

46、" 1001" and ss2="010r,) then hh2<=H0000"end if;if (hh 1 =" 100l',)and(ss2="010r, and ssl=u1001M) thenhh2<=hh2+l;end if;end if;end process p7;1邵陽學院課程設計p8:process(clk,reset2)beginif(reset2='0')then hh 1<="OOOOU ;hh2<="0000u;elsif(clk'

47、event and clk=r)thenif (hh 1 ="0011 " and hh2="0010u)and(ss 1=' 1001" and ss2=H0101") then hhl<=n0000"end if;if (hh 1=" 100l")and(ss 1=" 1001" and ss2=H0101") thenif (hhl=n 1001") thenhhl<=u0000"else hhl<=hhl + l;end if;en

48、d if;end if;end process p8;out3<=hh 1 ;out4<=hh2;-把信號送輸出數碼管顯示模塊qudongp9:process(clk2ms)beginif clk2ms,event and clk2ms=" 1' then sel<=sel+1 ;t2<=t2+1;ift2='110010000000', then t2<=(others=>'0');end if;end if;f<=t2(ll)&t2(10);if f="01" then led(3)<='0'else led(3)<=' 1'end if;iff="10n then led(2)<=,0,;else led(2)<=T;end if;if f=n 11" then led(l)<='0' else led(l)<=T;end if;-led的循環顯示設計end process p9;p 10:process(sel,s l,s2,m 1 ,m2,h l,h2)begincase sei iswhen "000M =>