1、CPU CPU 結構與特點結構與特點一、一、 8086/8088 CPU結構結構EU ：執行部件（8086/8088）BIU：總線接口部件（8086的不同于8088的）由兩部分組成8086 BIU：指令隊列6個字節， 外部數據總線16位。8088 BIU：指令隊列4個字節， 外部數據總線8位。EU：執行指令.BIU：取指、讀操作數、 寫結果.兩部分相互獨立 在大多數情況下，取指、執指的操作并行。這消除了許多取指時間，從而提高了系統總線的使用效率，改善了系統性能。80X86/Pentium 微處理器自1971年INTEL 4004問世以來，微處理器的發展速度驚人。1 8086/8088 CPU內

2、部結構第1頁/共80頁8086/8088微處理器8086/8088微處理器是Intel公司推出的第三代CPU芯片，它們的內部結構基本相同，都采用16位結構進行操作及存儲器尋址，但外部性能有所差異，兩種處理器都封裝在相同的40腳雙列直插組件中。第2頁/共80頁CHDHDISPBPSI65標志 FR3EU控制系統運算寄存器ALU124DSSSES總線控制邏輯IPCS內部RegBHAHDLCLALBL地址總線20位地址加法 數據總線外部總線指令隊列通用寄存器ALU數據總線80888086AXBXCXDX80X86/Pentium 微處理器第3頁/共80頁負責全部指令的執行；向BIU輸出（地址及結果）

3、數據；對Reg及PSW進行管理。（2）功能1. EU（ Execution Unit，含有ALU及部分Reg.） 數據寄存器：AX，BX，CX，DX (16位) 8個通用寄存器 變址寄存器：SI，DI 算術邏輯運算部件ALU 16 位加法器，用于對寄存器和指令操作數進行算術或邏輯運算位加法器，用于對寄存器和指令操作數進行算術或邏輯運算. 標志寄存器PSW 9個標志位，其中個標志位，其中6個條件標志位用于存放結果狀態個條件標志位用于存放結果狀態. 運算寄存器 EU控制系統（1）組成AH,AL,BH,BL,CH,CL,DH,DL（8位）指示器： SP，BP接收接收從從BIU的的指令隊列中取來的指令

4、代碼指令隊列中取來的指令代碼，譯碼并向譯碼并向 EU 內各有關部分內各有關部分發出時序命令信號發出時序命令信號，協調執行指令規定的操作協調執行指令規定的操作。80X86/Pentium 微處理器第4頁/共80頁2. BIU （Bus Interface Unit，8086/8088同外部設備的接口部件）完成所有外部總線的操作，提供總線控制信號。具體地說，完成： 取指、指令排隊、讀寫操作數、地址轉換（將兩個16位地址相加 20位物理地址），總線控制。代碼段Reg：CS 堆棧段Reg：SS 數據段Reg：DS 附加段Reg：ES （1）組成 指令指針寄存器IP（下一條要取的指令在當前代 碼段內的偏

5、移量）4個段寄存器 指令隊列Queue 20位地址加法器 總線控制邏輯 內部通信寄存器 （2）功能80X86/Pentium 微處理器第5頁/共80頁（3）指令隊列 BIU使用指令隊列實現流水線操作。 當指令隊列中有2個或2個（1個）以上的字節空間，且EU未申請讀寫存儲器，則BIU順序預取后續指令代碼 Queue。 （1）若是運算操作：操作數 暫存器 ALU； 運算結果 經“ALU總線” 相應Reg、 并置PSW 。 （2）若從外設取數：EU BIU 訪問MEM 或 I/O 內部通信寄存器 向“ALU數據總線”傳 送 數據。3. EU的工作過程從BIU指令隊列中取指 譯碼電路分析 相應控制命令

6、 控制數據經過“ALU數據總線”的流向：80X86/Pentium 微處理器第6頁/共80頁字長：16位 / 準16位。時鐘頻率：8086/8088標準主頻為5MHz,8086/8088-2主頻為8MHz。數據、地址總線復用。最大內存容量：1MB?；緦ぶ贩绞剑?種。指令系統：99條基本匯編指令。 除能完成數據傳送、算術運算、邏輯運算、控制轉 移和處理器控制功能外，還設有硬件支持乘除法指令 和串處理指令。 可以對位、字節、字、字節串、字串、壓縮和非壓 縮BCD碼等多種數據類型進行處理。端口地址：16位I/O端口地址可尋址64K端口地址。中斷功能：可處理內部軟件中斷和外部硬件中斷源達256個。支

7、持單片CPU或多片CPU系統工作。二、二、 特點特點1. 8086/8088 CPU 主要性能80X86/Pentium 微處理器第7頁/共80頁 通常情況下，IP中包含下一條要取出的指令在現行代碼段內的偏移量。所以，只要是順序執行，隊列機構中的指令就是緊接在現行執行指令后的邏輯上的指令。 如果EU執行轉移指令，則BIU清除隊列機構，從新地址取出指令，并立即送EU執行。然后，從后續的指令序列中取指令填滿隊列。2. 特點取指取指取指取指取指取指取指取指得到數據得到數據等待等待執行執行執行執行執行執行執行執行（1）取指執指重疊并行 在一條指令的執行過程中可以取出下一條（或多條）指令，指令在指令隊列

8、中排隊（預取下一條指令的技術稱指令流水線）； 在一條指令執行完成后,就可以立即執行下一條指令，減少CPU為取指令而等待的時間，提高CPU的利用率和整個運行速度。80X86/Pentium 微處理器第8頁/共80頁（ i ）存儲器空間 20根地址線 220 = 1M Byte（2）段寄存器和存儲器分段 8086/8088率先打破微處理器只能訪問64KB存儲空間的限制，可尋址1MB。 0000000000H H FFFFFHFFFFFH A19地地 址址A010 010111001011010101972D5H 將存儲器分成4個段，存放三類信息： 代碼、數據、中間結果和斷點地址。 12H972D5

9、H段(972D5H)=12H80X86/Pentium 微處理器第9頁/共80頁+物理地址=段址10H+偏址段址 段寄存器 CS、DS、ES、SS 16偏址 BX、BP、SI、DI、符號地址 16指令地址(CS)*10H +(IP)數據地址 (DS)*10H + EA堆棧地址(SS)*10H +(SP) 附加段地址(ES)*10H + EA（ ii ）4個段寄存器CS、 DS 、SS 、ES 分別指示存儲區起始地址（段基地址），用來識別當前可尋址的 四個段，不可互換使用。 （ iii ）存儲單元的邏輯地址和物理地址邏輯地址 段基地址 0000HFFFFH 偏移地址 指某段內指令存放的單元到段基

10、地 址的距離（0000HFFFFH）CPU訪問存儲器時，送出00000HFFFFFH間的一個20位的物理地址。80X86/Pentium 微處理器第10頁/共80頁段基址段基址0 0 0 00 0 0 03 2 1 03 2 1 015 015 0偏移地址偏移地址基址加法器基址加法器物理地址物理地址0 015150 01919 物理地址的形成.20000H25F60H25F61H25F62H25F63H2000H段基址邏輯地址段內偏移地址5F62H邏輯地址與物理地址物理地址與邏輯地址的關系如下圖：80X86/Pentium 微處理器第11頁/共80頁段缺省和段替換規則： 分段結構對初學者帶來不

11、便，段寄存器名不出現在指令機器碼和匯編格式中，操作性質隱含指定，這就是“段缺省”。 其次，段寄存器和指針、變址寄存器有較固定的配用關系，即搭配規則； 最后，在指令之前加上“CS”，”DS”，”SS”等前綴，以指定的段寄存器替代隱含的段寄存器，也存在替換規則。(ES) 16d+(DI)DI無ES目標字符串(DS) 16d+(SI)SICS,ES,SSDS源字符串(DS )16d+EA有效地址EACS,ES,SSDS存取變量(SS) 16d+EA有效地址EACS,DS,ESSSBP間址(SS) 16d+(SP)SP無SS堆棧操作(CS)16d+(IP)IP無CS取指令物理地址計算偏移地址可替換段地

12、址正常使用（隱含）段基址操作類型80X86/Pentium 微處理器第12頁/共80頁代碼段代碼段數據段數據段堆棧段堆棧段CSCSIPIPDSDSSI,DI或BXSI,DI或BXSSSSSP或BPSP或BP段寄存器和其他寄存器組合指向存儲單元示意圖段寄存器和其他寄存器組合指向存儲單元示意圖80X86/Pentium 微處理器第13頁/共80頁 （iv）存儲器分段的一般規律： a. 可獨立分開（最大不重疊16個段） b. 連續 c. 重疊（部分重疊或完全重疊） 如：數據段和附加段完全重疊，堆棧段和附加段部分重疊。 因此對一個具體的存儲單元，可以屬于一個邏輯段， 也可以同時屬于幾個邏輯段。80X8

13、6/Pentium 微處理器（3）部分管腳功能雙重定義以適用多處理器第14頁/共80頁控制寄存器8位寄存器 IP FLAG CS DS SS ES 代碼段寄存器 數據段寄存器 堆棧段寄存器 附加段寄存器 AH AL BH BL CH CL DH DL AX BX CX DX SP BP SI DI 累加器 基地址寄存器 計數器 數據寄存器 堆棧指針寄存器 基地址寄存器 源變址寄存器 目的變址寄存器 (PC) 指令指針寄存器(PSW) 狀態標志寄存器 段寄存器16位寄存器通用寄存器寄存器組（Register Set） 2.1.2 2.1.2 寄存器的配置寄存器的配置80X86/Pentium 微

14、處理器第15頁/共80頁 （1）用途：存放8位或16位操作數或中間結果， 以提高CPU的 運算速度（減少存取MEM的時間） 其中，AX是CPU使用最多的一個寄存器，功能最強。 AX的作用： i ）ALU之前保存一個操作數，ALU之后保存結果 。 ii）CPU與 I/O、MEM交換數據所用到的最多的寄存器。 （前者對算術運算，后者對 I/O 操作）80X86/Pentium 微處理器一、通用一、通用Reg.Reg. （分為兩組:一組可用于字、字節； 另一組僅可用于字）1. 數據Reg.（AX，BX，CX，DX） （2）特殊用法： i ）BX 計算地址用作基址Reg. ii）CX 計數器，循環或移

15、位時用。 ）DX 在某些 I/O 操作時，用來保存I/O端口地址， 或字的乘除法運算。第16頁/共80頁2. 指示器和變址Reg.（SP，BP，SI，DI，僅能用于字）用途： a. 縮短指令代碼的長度； b.建立可變的地址； c.寄存偏移量，與段寄存器的內容相加以獲得物理地址。 例：SP中通常存放的偏移量被認為是在堆棧段中（堆棧訪問時）。 DI、SI中的偏移量，通常被認為是在數據段中。 BP通常用于存放當前堆棧段的一個數據區“基址”的偏移量。 （通過堆棧傳送數據或地址時，BP為偏移地址，SS中為段地 址。BP也可用于通用Reg.。SP 堆棧指針BP 基地址指針SI 源變址寄存器DI 目的變址寄

16、存器指針寄存器變址寄存器80X86/Pentium 微處理器第17頁/共80頁 其中總是包含下一條要取的指令在當前代碼段中的偏移量，即程序運行程序運行過程中，過程中，IP始終指向下一次要取出的指令偏移地址?；蚍Q始終指向下一次要取出的指令偏移地址?；蚍QIP和和CS一起指向下一起指向下一條指令的物理地址。一條指令的物理地址。 80X86/Pentium 微處理器二、二、段段Reg.（CS，DS，SS，ES）CS內容+IP內容，為下一條指令的地址。DS內容+指令中的偏移量，為數據段內的某單元地址。SS內容+SP 為堆棧段內的某單元地址。ES 附加段的段地址。三、三、指令指針指令指針IP （用來存儲代

17、碼段中的偏移地址）用來存儲代碼段中的偏移地址） IP的內容由8086/8088的總線接口部件BIU修改（編程序時不能直接訪問IP，但指令可引起它的改變、或將它的內容壓入堆棧、或從堆?；謴停?物理地址=CS 16IP第18頁/共80頁 四、標志寄存器四、標志寄存器FR 作用：存放ALU的操作結果的特征標志，這種標志可作為條 件，用于判斷是否控制程序轉移。80X86/Pentium 微處理器狀態標志寄存器（PSW）CFPFAFZFSFTFIFDFOF進位標志CF（Carry Flag）：當結果的最高位（D15 或D7）產生一個進位 或借位，則CF=1，否則CF=0。溢出標志OF（Overflow

18、 Flag）：當帶符號數的運算結果超出2n-1 2n-11 時，溢出，OF=1，否則OF=0。 符號標志SF（Sign Flag）： 結果的最高位（D15 或D7）為1，則SF=1，否 則 SF=0。零標志ZF（Zero Flag）： 若運算的結果為0，則ZF=1，否則ZF=0。奇偶標志PF（Parity Flag）：若運算結果的低8位中1的個數為偶數，則 PF=1，否則，PF=0。輔助進位標志AF(Auxiliary Flag)：在進行8位或16位數運算時，由低4位向 高4位（D3向D4有進位或借位，則AF=1，否則AF=0。狀態標志控制標志方向標志DF（Direction Flag）： D

19、F=1 ，串操作時地址自動減量； DF=0，串操作時地址自動增量。中斷允許標志IF（Interrupt Enable Flag）：IF=1，允許CPU接收外部中斷 請求，IF=0，屏蔽外部中斷請求。追蹤標志TF（Trace Flag）： TF=1，使處理進入單步方式，以便于調試。第19頁/共80頁80X86/Pentium 微處理器例例1：執行：執行2345H3219H，分析對分析對PSW的影響。的影響。10001101000101000011001000011001+0111101010101010標志標志: 運算結果最高位為運算結果最高位為0 SF=0； 運算結果本身運算結果本身0 ZF=

20、0 低低8位中位中1的個數為奇數個的個數為奇數個 PF=0； 最高位沒有進位最高位沒有進位 CF=0； 第第3位向第位向第4位無進位位無進位 AF=0； 次高位向最高位沒有進位次高位向最高位沒有進位 ，最高位向前沒有進位，最高位向前沒有進位 OF=0。第20頁/共80頁例例2：執行：執行2345H3219H，分析對分析對PSW的影響。的影響。10001101000101001100110111100111+0011010010001111標志標志: F12CH 補補 = -0ED4H 運算結果最高位為運算結果最高位為1 SF=1； 運算結果本身運算結果本身0 ZF=0 低低8位中位中1的個數為

21、奇數個的個數為奇數個 PF=0； 最高位沒有進位（最高位沒有進位（無進位，有借位無進位，有借位） CF=1； 第三位向第四位無進位（第三位向第四位無進位（無進位，有借位無進位，有借位 ） AF=1； 次高位向最高位沒有進位次高位向最高位沒有進位 ，最高位向前沒有進位，最高位向前沒有進位 OF=0。80X86/Pentium 微處理器第21頁/共80頁 8086/8088 均為40 PIN 、雙列直插式(DIP)封裝的芯片。 其功能強于8位CPU。為解決功能強與引腳的矛盾，在8086/8088 CPU內部設置了若干個多路開關，使某些引腳具有多種功能。 多功能引腳功能的轉換分兩種情況 分時復用：在

22、總線周期的不同時鐘周期內其功能不同； 按工作模式來定義引腳的功能：同一引腳在單CPU（最 小模式）和多CPU（最大模式）下，加接不同的信號。2 8086/80882 8086/8088引腳功能引腳功能80X86/Pentium 微處理器2.1 80882.1 8088引腳功能引腳功能 地址/數據線20根 控制和狀態線16根 定時信號線1根 電源和地線3根40PIN按功能分：每個信號方向（單、雙）電平（三態、二態）第22頁/共80頁80X86/Pentium 微處理器q 8088CPU是雙列直插式芯是雙列直插式芯片，片，n 共有共有40條引腳條引腳;q 引腳引腳33決定工作模式決定工作模式:n

23、接地，最大模式接地，最大模式n 接接+5V, 最小模式最小模式 q 在兩種模式下引腳在兩種模式下引腳2431n 有不同的名稱和意義有不同的名稱和意義8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最大組態（最小組態最大組態（最小組態）VCCA15A16/S3A17/S4A18/S5A19/S6(HIGH)(SSO)MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET第23頁/共80頁補

24、充： 指令周期 一條指令從取出到執行完畢所持續的時間。 機器周期 CPU完成某個獨立操作所需要的時間（取指， 存儲器讀、寫）。 80X86/Pentium 微處理器時鐘周期 CPU的基本時間計量單位，由P的主頻決定。 例：主頻5MHz，則T=200ns 一個指令周期由若干個機器周期構成。在8086/8088 中，機器周期稱為總線周期。一個基本總線周期由4個時鐘周期 T 構成，稱為T1、T2、T3和T4。T1：CPU經多路復用總線發地址信息，指出尋址單元或端口地址。 T2：CPU從總線上撤消地址，成浮空狀態（16位），而A19A16 用來輸出本總線周期狀態信息。 T3：連續提供狀態信息，傳送數據

25、。T4：結束狀態。第24頁/共80頁AD7AD0： 地址/數據總線，雙向(入/出)、三態。分時復用多功能引腳。在每個總線周期T1，作地址總線低8位 A7A0，用于尋址存儲器或I/O端口。 之后，內部多路轉換開關數據總線D7D0，用來傳送數據，直到總線周期結束。 在DMA方式時，這些引腳成浮空狀態。 8088引腳圖見右80X86/Pentium 微處理器8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最大組態（最小組態最大組態（最小組態）VCCA15A16/S3A17/S4A18/S5A19/S6(HIGH)(SSO)

26、MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET第25頁/共80頁 A8A15：地址總線，輸出、三態。這些地址在整個總線周期 內保持有效(即輸出穩定8位地址)。 在DMA方式時，這些引腳成浮空狀態。 A19/S6A16/S3：地址/狀態線，輸出、三態。分時復用多功能引 腳。 在T1狀態，若訪問MEM，作地址總線高4位。 若訪問I/O口，全為低電平。因為 I/O口只用16位地址。 在T2T4期間，輸出狀態信息： S6總是低電平，表示8086/8088連在總線上

27、； S5可屏蔽中斷允許標志； S4和S3表示當前訪問存儲器所用的段寄存器， S4和S3編碼與段寄存器對應關系如表2-2所示。 在DMA方式時，這些引腳成浮空狀態。80X86/Pentium 微處理器地址線A19A0，1M內存；地址線A15A0，64K個端口地址。第26頁/共80頁表2-2 S4，S3編碼表示段寄存器S4 S3性能對應段寄存器0 0數據交替使用附加段寄存器ES0 1堆棧操作使用堆棧段寄存器SS1 0代 碼使用代碼段寄存器CS1 1數 據使用數據段寄存器DS80X86/Pentium 微處理器第27頁/共80頁ALE：地址鎖存允許信號，輸出，高電平有效。 它作為地址/狀態，地址/數

28、據信號線中 地址鎖存進鎖存器(8282/8283，74LS373)的鎖存控制信號。 在T1期間，ALE高電平，其下跳沿將使地址鎖存入鎖存器。 在DMA方式中，ALE不能浮空。80X86/Pentium 微處理器 NMI： 非屏蔽中斷請求，輸入，上升沿有效。 NMI是上升沿觸發的非屏蔽中斷請求輸入信號，它不 能軟件進行屏蔽。只要該引腳上出現一個從低到高的電脈 沖就能使CPU現行指令結束，立刻進入中斷響應，自動形 成中斷類型2，將中斷向量表中的08H和09H單元的內容送 指令寄存器IP，將0AH和0BH單元內容送入段寄存器CS， 形成非屏蔽中斷服務子程序入口地址，轉去執行NMI中斷 處理。第28頁

29、/共80頁 INTR靠電平觸發，CPU在每條指令的最后一個時鐘周期對INTR采樣，若發現INTR引腳信號為高電平，同時CPU內部中斷允許標志IF=1時，CPU就進入了中斷響應周期。 若IF=0，即使有INTR引腳信號為高，CPU對外界送來的此中斷請求信號也不予理睬。這樣可以通過軟件的方法使IF=0，以達到屏蔽中斷請求INTR的目的。入口地址中斷子程序斷點INTA：中斷響應信號，輸出，低電平有效。 CPU響應外部中斷后，發應答信號給請求中斷的設備。80X86/Pentium 微處理器INTR：可屏蔽中斷請求，輸入、高電平有效。 CPU響應中斷時，暫停正在執行的主程序，從中斷源取出中斷類型向量，根

30、據中斷類型向量，從中斷向量表里找到相應中斷服務子程序的入口地址，轉去執行中斷服務程序。中斷結束后，再返回主程序的斷點繼續執行程序。第29頁/共80頁CLK：時鐘信號，輸入。為CPU和總線控制器提供定時基準。 占空比0.33（1/3周期高電平，2/3周期低電平）。 RESET：復位信號，輸入，高電平有效。至少保持4個時鐘周期。 當主頻為4.77MHz時，上電復位時必須大于50s。 復位后，CPU從FFFF0H單元開始執行。 通常在FFFF0HFFFFFH這16個單元中存放轉移指令。 READY： 準備好信號，輸入，高電平有效。 是被訪問的MEM和I/O設備數據準備好發回來的應答 信號。 當被訪問

31、部件無法在CPU規定的時間內完成數據傳送時，應 使READY信號處于低電平，這時CPU進入等待狀態，插入一個或 幾個等待周期TW來延長總線周期。 80X86/Pentium 微處理器 當被訪問的部件可以完成數據傳送時，READY輸入高電平，CPU繼續運行。第30頁/共80頁復位后復位后CPU內部內部內內 容容標志位清除指令指針(IP)0000HCS寄存器FFFFHDS寄存器0000HSS寄存器0000HES 寄存器0000H指令隊列空表2-3 初始化操作80X86/Pentium 微處理器第31頁/共80頁 DEN：數據允許，輸出，三態，低電平有效。 在單CPU系統中，如果用8286/8287

32、作為數據總線的雙向 驅動器時，用DEN作為驅動器的選通信號。在每個MEM或 I/O訪問周期以及中斷響應周期，DEN變為有效低電平。在 DMA方式時，它處于浮空狀態。 80X86/Pentium 微處理器 TEST：測試信號，輸入，低電平有效。 當執行WAIT指令時，CPU對TEST進行監視（每隔5個T采樣一次TEST ，若TEST為高，就使CPU重復執行WAIT指令而處于等待狀態。若TEST為低，CPU則脫離等待狀態，繼續執行下一條指令。（常用于多CPU系統） DT/R：數據發送/接收控制，輸出，三態。 在單CPU系統中，若用8286/8287作為數據總線的雙向 驅動時，要用DT/R來控制82

33、86/8287的數據傳送方向。 DT/R=1時，CPU發送數據，DT/R=0時，CPU接收數據。 第32頁/共80頁 IO/M：外設/內存訪問控制，輸出，三態。 輸出高電平時，表示總線周期為I/O訪問周期； 輸出低電平時，表示總線周期為MEM訪問周期。 在DMA工作方式時，它為浮空狀態。 WR：寫信號，輸出，三態，低電平有效。 WR信號有效時，表示CPU正做寫MEM（或I/O口）的操作。 由IO/M的狀態決定是寫MEM（IO/M=0)， 還是寫入I/O（IO/M=1) 。 在DMA方式時，它處于浮空狀態。80X86/Pentium 微處理器 RD：讀信號，輸出，三態，低電平有效。 RD信號有效

34、時，由IO/M決定是對I/0讀（IO/M=1）,還是對 MEM（IO/M=0）讀。 第33頁/共80頁 HOLD：保持請求信號，輸入，高電平有效。 當DMA操作或外部處理器要求通過總線傳送數據時， HOLD信號為高，表示外界請求現有主CPU讓出對總線的控制權。 HLDA：保持響應信號，輸出，高電平有效。 當CPU同意讓出總線控制權時，輸出HLDA高電平信號， 通知外界可以使用總線。同時，現有主CPU所有具“三態”的 線，都進入浮空狀態； 當HOLD變為低電平時，現有主CPU也把HLDA變為低 電平，此時它又重新獲得總線控制權。80X86/Pentium 微處理器HOLDHLDA MEM CPU

35、 I/O DMA第34頁/共80頁SS0：狀態信號，輸出，三態。 用在單CPU系統中，與IO/M、DT/R一起表示當前的系統總 線周期狀態，如表2-4所示。 在多CPU系統下，SS0總是輸出高電平。80X86/Pentium 微處理器IO/MDT/RSS0操作111100000011001101010101中斷響應讀IO/口寫I/O口暫停取指令讀存儲器寫存貯器無效表2-4第35頁/共80頁 MN/MX：單CPU/多CPU方式控制，輸入。 當MN/MX=1（接VCC）時，為單CPU模式(最小模式)， 這時8088的2431腳功能如上面所述； 若MN/MX=0（接GND），為多CPU模式(最大模式

36、)， 8088的2431引腳定義如圖2-9括號內所示。 以下介紹多CPU模式（最大模式）下，括號內引腳的功能。（通常PC/XT中有8087，故設為多CPU模式） S2、S1、S0：總線周期狀態標志，輸出、三態，低電平有效。 它們的不同組合，表示CPU總線周期的操作類型。 此組信號 8288總線控制器對應輸入端，8288利用 這些信號的不同組合，產生訪問MEM或I/O的控制信號或 中斷響應信號。（表2-5）80X86/Pentium 微處理器第36頁/共80頁表2-5 總線周期狀態標志S2S1S0操作類型000011110011001101010101中斷響應讀I/O口寫I/O口暫停取指令操作碼

37、讀存儲器寫存儲器無效狀態80X86/Pentium 微處理器第37頁/共80頁RQ/GT0，：請求/允許控制信號，雙向、三態、低電平有效。 RQ/GT1 供外部主控設備（如協處理器）用來請求獲得總線 控制權而使用的。 首先由外部主控設備向8088輸入請求總線控制權的 信號(HOLD)，若8088可以讓出控制權，則在同一條線上 輸出允許外部主控設備使用總線的回答信號(HLDA)。 兩條控制線可同時接兩個外部主控設備，但 RQ/GT0的優先權 RQ/GT1的優先權 。 工作時序圖見書P45，圖2-10。80X86/Pentium 微處理器LOCK：封鎖信號，輸出，三態，低電平有效。 用來封鎖外部主

38、控設備請求的。 當LOCK信號為低時，外部主控設備不能占用總線。 這個信號由指令在程序中設置。若某條指令加上前綴 LOCK，則CPU執行這條指令時，LOCK引腳為低，并保持 到指令結束。第38頁/共80頁 QS1、QS0：指令隊列狀態，輸出，高電平有效。 QS1和QS0不同編碼狀態，反映了CPU內部當前的指令 隊列狀態，以便外部主控設備對8088進行跟蹤。見表2-6。80X86/Pentium 微處理器表2-6 指令隊列狀態QS1 QS0意 義0 0無操作0 1取指令隊列中第一操作碼1 0隊列空1 1取指令隊列中后續字節第39頁/共80頁2.2 80862.2 8086引腳功能引腳功能80X8

39、6/Pentium 微處理器8086與8088引腳功能的區別： 1. 8086：16條地址/數據復用 引腳AD15AD0。 8088：只有AD7AD0 2. 8086的PIN34：BHE/S7 8088中為 SS0 PIN34是高8位數據總線的允許和狀態信息復用引腳。 其組合編碼與數據總線傳送數據的關系如下表所示。 通常，用BHE作為訪問存儲器高字節的選通信號， 用A0作為訪問存儲器低字節的選通信號。第40頁/共80頁BHE A0數據傳送狀態數據傳送狀態 0 0 傳送傳送16位位D15D0 0 1 傳送高傳送高8位位D15D8 1 0 傳送低傳送低8位位D7D0 1 1 無操作無操作80X86

40、/Pentium 微處理器在T1時，CPU輸出BHE有效信息，在T2、T3、TW和T4期間，CPU輸出S7狀態信息。S7低電平有效。在DMA工作方式，它為浮空狀態。 3. 8086：PIN28為M/IO，存貯器/輸入輸出信號，輸出、三態。 當M/IO=1時，表示訪問存貯器。 當M/IO=0時，表示訪問I/O端口。 它和8088的PIN28（IO/M）意義正好相反。 第41頁/共80頁 單獨的8086/8088 CPU只能進行數據處理，但不能記憶，更不能與外界交換信息。所以，CPU芯片必須再加上必要的支持芯片：時鐘電路、地址鎖存器、總線驅動器、存貯器、I/O接口芯片及基本外圍設備，才能構成一臺完

41、整微機系統。 本節主要介紹本節主要介紹8086/8088 CPU的支持芯片。的支持芯片。80X86/Pentium 微處理器3 8086/80883 8086/8088系統組織系統組織3.1 8086/80883.1 8086/8088支持芯片支持芯片 8284是INTEL公司專門為8086/8088系統設計配套的單片時鐘發生器，含有： 時鐘信號發生電路CLK； 控制電路：準備就緒(READY)、復位(RESET)信號； 晶體振蕩信號(OSC，14.31818MHz); 外圍芯片所需時鐘(PCLK， 2.5M)等。一、一、82848284時鐘發生器時鐘發生器第42頁/共80頁 8284引腳及內

42、部結構如圖所示。80X86/Pentium 微處理器第43頁/共80頁 CLK 輸出，系統時鐘。頻率為晶體頻率或外接頻率EF1的1/3。 CLK信號占空比為1/3。 X1、X2 輸入，晶體輸入。其頻率(14.318MHz)為CPU所需時鐘 頻率的3倍(4.77MHz)。 PCLK 輸出，外部設備時鐘。其頻率(2.5MHz)約為CLK的1/2， 占空比為1/2。80X86/Pentium 微處理器 AEN1、AEN2 輸入，地址允許信號。 當AEN1、AEN2為低時，RDY1和RDY2產生 READY（0）信號，致使CPU產生等待周期。 RDY1、RDY2 輸入，總線準備好信號。當系統總線上某個

43、設備已 收到數據或已準備好數據，則該設備可使RDY1或RDY2有效。 READY 輸出，準備好信號。由RDY1或RDY2形成。1：表示已準 備好；0：使CPU產生等待周期。 RES 輸入，外部復位信號。產生加到CPU的復位信號RESET。第44頁/共80頁8284與8088/8086連接的一種方案見P48圖2-12。80X86/Pentium 微處理器二、二、82828282/8283 8/8283 8位三態輸出鎖存器位三態輸出鎖存器（用于鎖存地址，74LS373） 8086/8088的AD15AD0/AD7AD0既可作為地址線，又可作為數據線，為了把地址信息分離出來，為外接MEM或外設提供1

44、6位/8位地址信息，一般須外加三態鎖存器，并由CPU產生的地址鎖存允許信號的下跳沿將地址信息鎖存入8282/8283鎖存器中。 8282/8283引腳及真值表如圖2-13所示。是20個PIN、雙列直插式封裝(DIP)。 8283的功能與8282完全相同，僅僅是輸入/輸出反相而已。第45頁/共80頁 STB：輸入，選通信號，高電平有效。 STB為“1”時，輸出D7DO0隨輸入DI7DI0而變，即起傳輸作用； STB由1變到0平時，將輸入數據鎖存。 _ OE 輸出允許，低電平有效。當OE為0時，將鎖存的信號輸出，當OE為1時，8282/8283輸出呈高阻狀態。 在系統中，OE接地，保證總是允許輸出

45、狀態。8282/8283接入系統中如圖2-14所示。 圖2-14 8282和8086的連接80X86/Pentium 微處理器第46頁/共80頁 74LS245/74LS244 20PIN, DIP 1. 用來將數據總線上和CPU之間的數據進行傳輸； 2. 用以增加數據總線的帶負載能力。 1 A B（發送）T= 0 B A（接收）B7. .B0A7 B7. 。 . 。. 。 . 。. 。 . 。 A0 B0 _OETDEN DT/R 1 高阻OE= 0 允許輸出T,輸入，傳輸方向控制。OE，輸入，允許輸出。80X86/Pentium 微處理器三三 、8286/8287(反相反相)8位并行雙向總

46、線驅動器位并行雙向總線驅動器第47頁/共80頁 8286/8287引腳及一位內部結構如圖2-15所示。采用20引腳(PIN)、雙列直插封裝(DIP)。P49 圖2-16 8286與8088的連接P49 圖2-15 8286引腳與內部結構80X86/Pentium 微處理器第48頁/共80頁 CPU用在最大模式下時，不能直接提供總線控制信號。8288總線控制器專門為此而設計。CPU的S2、S1、S0與8288狀態信號連接，譯碼產生各種總線信號，使多個CPU接在同一組系統總線上。四、四、8288總線控制器總線控制器80X86/Pentium 微處理器8288的組成8288的組成：狀態譯碼器；命令信

47、號發生器；控制信號發生器；控制邏輯。第49頁/共80頁圖2-17 8288總線控制器引腳 8288引腳信號介紹: S2,S1,S0：輸入，狀態譯碼信號。AEN: 輸入，地址允許信號。當AEN為低電平時，允許8288的各種命令輸出；當AEN為高電平時，各命令處于高阻狀態。CEN: 輸入，命令允許信號。當CEN為低電平時，8288所有命令信號及DEN、PDEN全無效；當CEN為高電平時，允許上述信號輸出。IOB: 輸入，總線方式輸入控制信號，當IOB為低電平時，8288工作于系統總線方式；當IOB為高電平時，它工作于I/O總線方式。 AMWC : 輸出，超前存儲器寫命令。其功能與AIOWC相似，只

48、是由AMWC發出而已。AIOWC：輸出，超前I/O寫命令信號。在總線周期中提早由AIOWC發出一個I/O寫命令以較早地告訴I/O設備執行的是寫命令。CLK: 輸入，時鐘信號。80X86/Pentium 微處理器第50頁/共80頁3.2 3.2 單單CPUCPU模式系統模式系統一、以一、以80888088為為CPUCPU的單的單CPUCPU系統系統80X86/Pentium 微處理器必須遵循以下原則： 1.8088的MN/MX引腳直接接高電平VCC； 2.8088的IO/M、RD、WR和INTA引腳直接接在MEM和I/O端口相 應控制線上； 3. 地址線、地址/數據線接到地址鎖存器上（CPU的A

49、LE STB）； 4. 數據線有兩種接法： 直接接到數據總線上； 經過數據總線驅動器接到數據總線上（DEN、DT/R）。 5. 8088 CPU的CLK時鐘由8284時鐘發生器提供。 第51頁/共80頁二、以二、以8086為為CPU的單的單CPU系統系統8086系統與8088差不多，唯存儲器的連接不太一樣。(1)由于數據總線16位，需兩片8286。(2)把1MB的存儲體分為兩個512KB的存儲體。奇存儲體：奇地址單元組成，用于存儲16位數據的高字節。偶存儲體：偶地址單元組成，用于存儲16位數據的低字節。BHE A00 0 同時對兩個存儲體訪問，16位字。 0 1 奇地址訪問1 0 偶地址訪問1

50、 1 無存儲器操作80X86/Pentium 微處理器地址中A19-A1作奇偶尋址。A0作偶地址存儲體片選信號： A0=0，選中偶； A0=1，不選中偶。BHE作奇地址存儲體片選信號：BHE=0選中奇； BHE=1不選中奇。 第52頁/共80頁80X86/Pentium 微處理器第53頁/共80頁3.3 3.3 多多CPUCPU模式系統模式系統 又稱多處理器系統或最大模式系統。 是在一個系統中存在兩個或兩個以上的處理器。 作為一個多CPU系統，應該要處理好以下幾方面問題： 1多處理器并行處理時，各處理器之間同步； 2各處理器任務協調，并保證協調操作； 3多處理器系統共用設備的共享和分配； 4系

51、統總線使用權的占用問題。以PC為例：1. 8088、8087（協處理器）、8089（I/O處理器）不是 并行操作，而是8088主處理器控制下的協調操作。 2. 兩個處理器不可能同時訪問系統總線，只有主處理 器同意后才可能。 3. 主、協處理器之間采用異步通信方式交換數據。80X86/Pentium 微處理器第54頁/共80頁80X86/Pentium 微處理器一、一、80888088為核心的多為核心的多CPUCPU系統系統（1）MN/MX=0接地（2）8088必須通過總線控制器8288提供總線控制信號。采用8288： （1）能產生系統總線控制信號（INTA、IORC、IOWC）（2）可使總線浮

52、空，允許DMA操作。（3）提供慢速存儲器讀/寫控制信號AMWC和AIOWC。（4）產生簡單/級聯 中斷控制信號 MCE/PDEN等。第55頁/共80頁二、二、 80808686為為核心核心構成構成的多的多CPU CPU 系統系統80X86/Pentium 微處理器第56頁/共80頁4 8086/8088CPU總線時總線時序序 2.總線周期(Bus Cycle，由若干時鐘周期組成，也稱機器周期。） 總線周期是指微處理器對MEM或I/O端口完成一次讀或寫所需要的時間。 80X86/Pentium 微處理器微處理器時序概念 當當CPUCPU執行指令時，送出一系列的控制信號，這些控制信號在時間上的關系

53、稱為執行指令時，送出一系列的控制信號，這些控制信號在時間上的關系稱為CPUCPU時序。時序。從時序角度考慮，微處理器的執行工作可分作三種類型的周期：1.時鐘周期(Clock Cycle) 時鐘周期也稱為T狀態，是微處理器動作處理的最小時間單位。時鐘周期值的大小是由系統時鐘（晶振頻率）確定的，T=1/f。 8086/8088微處理器有兩種總線操作周期：讀總線周期和寫總線周期。 8086/8088的一個基本總線周期由4個時鐘周期組成。第57頁/共80頁 80868086最基本的總線周期是最基本的總線周期是CPUCPU與與MEM或或I/OI/O進行通信。進行通信。80X86/Pentium 微處理器

54、 指令周期(Instruction Cycle) 指令周期反映了執行一條指令所需要的時間。 一個指令周期通常由若干個總線周期組成。 不同指令的執行時間不同，即周期長短不一樣。簡單指令只需要一個總線周期，復雜指令就需要較多的總線周期。一個基本總線周期由4個時鐘周期（T1，T2，T3，T4）構成。T1：CPU從地址/數據線上送出地址。T2：地址撤消。若是CPU讀：地址/數據線是高阻； 若是CPU寫：地址/數據線是數據。T3：數據穩定在總線上，在T3與T4交界處采樣數據，進入T4狀態。T4：結束狀態。第58頁/共80頁4.1 8086/80884.1 8086/8088典型時序分典型時序分析析一、一

55、、80868086存貯器讀時序存貯器讀時序80X86/Pentium 微處理器1. ALE2. BHE P49 圖2-16 8286與8088的連接4. DT/R3. DEN 第59頁/共80頁 T T2 2狀態 在T2狀態，地址信號消失，AD15AD0進入高阻狀態，為數據讀入作準備；而A19/S6A16/S3及BHE/S7引腳輸出狀態信號S7S3。 RD輸出低電平信號表示讀操作，數據送往數據總線。 DEN信號也在T2狀態變低，表示數據允許。 T T3 3狀態狀態 在T3狀態，來自MEM或I/O的數據被送到數據總線，CPU在T3狀態結束時讀取數據總線上的數據。 T T1 1狀態狀態 M/IO信

56、號確定CPU是要從MEM還是I/O端口讀數據且一直保持到本總線周期結束。 CPU在T1通過地址線輸出地址，這些地址值要保持到T2狀態。 地址值必須鎖存，鎖存信號用ALE。 BHE信號也要鎖存。 DT/R輸出為低電平，表示本總線周期的數據總線方向是由外向CPU內傳送數據。80X86/Pentium 微處理器第60頁/共80頁 TW狀態 當系統中采用的MEM或I/O接口速度較慢，不能用最基本的總線周期執行讀操作時，系統就要根據READY信號進行采樣。 如果READY為高電平，則下一個狀態為正常的T4狀態； 如果READY為低電平，表示數據還未有效，則下一個為插入的TW狀態，在TW狀態的前沿繼續采樣

57、READY信號，以決定是否還要插入等待狀態TW T T4 4狀態 在T4狀態和前一個狀態交界的下降沿處，CPU對數據總線進行采樣，從而獲得數據。80X86/Pentium 微處理器第61頁/共80頁二、二、80868086存貯器寫時序存貯器寫時序三、三、80888088訪問存貯器時序訪問存貯器時序-基本同基本同80868086（從略）（從略）四、四、8086/80888086/8088訪問訪問I/OI/O的時序的時序 與訪問MEM時序相比，僅有M/IO（或IO/M）的區別。80X86/Pentium 微處理器第62頁/共80頁五、中斷響應周期五、中斷響應周期向量類型 INTACLKAD7AD0

58、T1T2T3T4第 一 個中斷響應周期T1T2T3T4第 二 個中斷響應周期 第一個周期：送INTA，表示響應中斷, 外設取消INTR信號用。 當 INTR 腳為高電平，向CPU提出中斷請求。 IF=1 則CPU在執行完當前指令后響應中斷，進入中斷響應時序，其中包含兩個中斷響應周期：80X86/Pentium 微處理器 第二個周期：又送INTA，通知外設送中斷類型碼到數據線上，以 便CPU取得該中斷服務程序入口地址，轉入該中斷服務。第63頁/共80頁六、六、8086/80888086/8088等待狀態時序（等待狀態時序（P58 P58 圖圖2-27)2-27) 在任何時刻，當CPU檢測到REA

59、DY引腳為低電，則在T3T4之間插入等待周期Tw，直至READY為高。 七、總線空閑周期七、總線空閑周期 CPU不與MEM或I/O之間傳送數據時，則不執行總線周期，BIU則不和總線打交道，此時進入總線空閑周期T。 進入總線周期之前: 若當前是寫周期，則在總線空閑周期中，地址/數據復用腳上還會繼續有驅動前一個總線周期的數據D15D0。 若當前是讀周期，則在總線周期中，AD15AD0處于高阻態。 而S6S3保持不變，維持前一個總線周期電平。在CPU內部，EU仍在工作。 所以總線空閑周期，是所以總線空閑周期，是CPUCPU總線空操作，總線空操作，BIUBIU對對EUEU的等待。的等待。80X86/P

60、entium 微處理器第64頁/共80頁4.2 80864.2 8086多多CPUCPU系統讀寫存儲器系統讀寫存儲器簡介簡介一、一、80868086多多CPUCPU系統讀存貯器系統讀存貯器80X86/Pentium 微處理器第65頁/共80頁二、二、80868086多多CPUCPU系統寫存貯器系統寫存貯器 8086多CPU系統寫存貯器時序圖80X86/Pentium 微處理器第66頁/共80頁三、三、80888088多多CPUCPU系統讀系統讀/ /寫存貯器寫存貯器 與8086不同之處 AD7AD0復用 無BHE80X86/Pentium 微處理器第67頁/共80頁 從1978年Intel公司