1、1、2、復(fù)習(xí)復(fù)習(xí)3、數(shù)據(jù)選擇器的概念及分類；、數(shù)據(jù)選擇器的概念及分類；4、5、用數(shù)據(jù)選擇器、用數(shù)據(jù)選擇器數(shù)據(jù)選擇器的主要特點：數(shù)據(jù)選擇器的主要特點：210niiiyd m （1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了）提供了地址變量地址變量的全部最小項。的全部最小項。（3）一般情況下，）一般情況下，di可以當(dāng)作一個輸入變量處理。可以當(dāng)作一個輸入變量處理。 四、用數(shù)據(jù)選擇器設(shè)計組合邏輯電路四、用數(shù)據(jù)選擇器設(shè)計組合邏輯電路n個地址變量的數(shù)據(jù)選擇器，不需要增加門電路，個地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實現(xiàn)最多可實現(xiàn)n1個變量的邏輯函數(shù)。個變量的邏輯函

2、數(shù)。 將數(shù)據(jù)選擇器的將數(shù)據(jù)選擇器的地址端地址端作為邏輯函數(shù)的作為邏輯函數(shù)的輸入端輸入端，同時配合，同時配合d0di適當(dāng)狀態(tài)（包括原變量、反變量、適當(dāng)狀態(tài)（包括原變量、反變量、0和和1），使要實現(xiàn)），使要實現(xiàn)的邏輯函數(shù)的標(biāo)準(zhǔn)形式和數(shù)據(jù)選擇器的輸出形式相對應(yīng)。的邏輯函數(shù)的標(biāo)準(zhǔn)形式和數(shù)據(jù)選擇器的輸出形式相對應(yīng)。)13,12,11,10,9 ,5 ,4,3 ,0(),(mdcbal例例1：用用8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74hc151實現(xiàn)函數(shù)：實現(xiàn)函數(shù)：寫出要實現(xiàn)函數(shù)的最小項表達(dá)式寫出要實現(xiàn)函數(shù)的最小項表達(dá)式:數(shù)據(jù)選擇器的三個地址端為數(shù)據(jù)選擇器的三個地址端為a2，a1，a0。設(shè)。設(shè)a2=a、a1=b、

3、a0=c，則，則mux的輸出表達(dá)式為：的輸出表達(dá)式為：0 3 4 5 9 10 11 12 13l a b c dma b c da b cda bc da bc dab c dab cdab cdabc dabc d(,)( , , , , ,) 01234567ya b cda b c da bcda bc dab cdab c dabcdabc d()()()()()()()() 10110a b c da b c da bca bcab c dab cabcabc()()()()()()()() 畫連線圖畫連線圖比較上述兩式，令：比較上述兩式，令：0123456710110,dddd

4、dddd ddd a b c 0 l y 74hc151 d0 d1 d2 d3 d4 d5 d6 d7 a2 a1 a0 en 0 1 d 01234567ya b cda b c da bcda bc dab cdab c dabcdabc d()()()()()()()() 10110()()()()()()()()la b c da b c da bca bcab c dab cabcabc 例例2：試用：試用4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74hc153實現(xiàn)交通監(jiān)視電路。實現(xiàn)交通監(jiān)視電路。zr agr agragragrag1010110210310()()()()yda ad a ad

5、a ada a3. 變換表達(dá)式變換表達(dá)式令令a1 a ，a0g且且d0r ，d1d2r ，d31即可實現(xiàn)函數(shù)。即可實現(xiàn)函數(shù)。4. 接線圖為：接線圖為：思考：實現(xiàn)電路是唯一的嗎？思考：實現(xiàn)電路是唯一的嗎？()()() 1 ()r agr agr agag 數(shù)據(jù)選擇器數(shù)據(jù)選擇器能夠從多路數(shù)字信息中任意選出所需要的一能夠從多路數(shù)字信息中任意選出所需要的一路信息作為輸出，至于選擇哪一路數(shù)據(jù)輸出，則完全由地址路信息作為輸出，至于選擇哪一路數(shù)據(jù)輸出，則完全由地址代碼組合決定。代碼組合決定。數(shù)據(jù)選擇器小結(jié)數(shù)據(jù)選擇器小結(jié) 數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量的數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，

6、提供了地址變量的全部最小項全部最小項，并且一般情況下，并且一般情況下，di可以當(dāng)作一個變量處理可以當(dāng)作一個變量處理。例，。例，八選一數(shù)據(jù)選擇器的表達(dá)式為：八選一數(shù)據(jù)選擇器的表達(dá)式為： 用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)的步驟用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器：選用數(shù)據(jù)選擇器確定地址變量確定地址變量對比要實現(xiàn)函數(shù)與數(shù)據(jù)選擇器輸出的表達(dá)式，求對比要實現(xiàn)函數(shù)與數(shù)據(jù)選擇器輸出的表達(dá)式，求di畫連線圖。畫連線圖。70210121072100iiiyd a a ad a a ad a a ad m 70210121072100iiiyd a a ad a a ad a a ad m 4.3.4

7、加法器加法器一、定義一、定義二、分類二、分類三、加法器實例介紹三、加法器實例介紹 四、加法器應(yīng)用四、加法器應(yīng)用：實現(xiàn)二進(jìn)制數(shù)加法運算的器件稱為加法器。實現(xiàn)二進(jìn)制數(shù)加法運算的器件稱為加法器。二、分類二、分類：1位加法器（半加器和全加器）位加法器（半加器和全加器） 多位加法器多位加法器1、1位半加器位半加器對兩個對兩個1位二進(jìn)制數(shù)進(jìn)行相加（不考慮來自低位的進(jìn)位）位二進(jìn)制數(shù)進(jìn)行相加（不考慮來自低位的進(jìn)位）而求得和及進(jìn)位的邏輯電路稱為而求得和及進(jìn)位的邏輯電路稱為。加數(shù)加數(shù)本位本位的和的和三、加法器實例介紹三、加法器實例介紹輸輸 入入a0011b0101輸輸 出出s0110co0001向高向高位的位的進(jìn)

8、位進(jìn)位abcobas邏輯圖邏輯圖 符號符號2. 1位全加器位全加器將兩個將兩個1位二進(jìn)制數(shù)及來自低位的進(jìn)位相加的邏輯電路。位二進(jìn)制數(shù)及來自低位的進(jìn)位相加的邏輯電路。 輸輸 入入ci00001111a00110011b01010101輸輸 出出s01101001co00010111 ()()sci abci abciabciabcoabci bci a實現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為實現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為。 串行進(jìn)位加法器串行進(jìn)位加法器3、多位、多位 加法器加法器：把：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。到相

9、鄰的高位全加器的進(jìn)位輸入。：進(jìn)位信號是由低位向高位逐級傳遞的，速度慢。：進(jìn)位信號是由低位向高位逐級傳遞的，速度慢。超前進(jìn)位加法器超前進(jìn)位加法器目的目的：提高運算速度。：提高運算速度。措施措施：減小或消除由于進(jìn)位信號逐級傳遞所耗費的時間。減小或消除由于進(jìn)位信號逐級傳遞所耗費的時間。具體實現(xiàn)辦法具體實現(xiàn)辦法：通過邏輯電路事先算出每一位全加器的進(jìn)位輸：通過邏輯電路事先算出每一位全加器的進(jìn)位輸入信號，而無需再從低位開始向高位逐位傳遞進(jìn)位信號了入信號，而無需再從低位開始向高位逐位傳遞進(jìn)位信號了。（詳細(xì)分析見課本（詳細(xì)分析見課本p194p196頁）頁）四位超前進(jìn)位加法器實例介紹四位超前進(jìn)位加法器實例介紹

10、16 15 14 13 12 11 10 9 74ls283 1 2 3 4 5 6 7 8 vcc b2 a2 s2 b3 a3 s3 co ttl 加法器 74ls283 引腳圖 16 15 14 13 12 11 10 9 4008 1 2 3 4 5 6 7 8 vddb3co s3 s2 s1 s0 ci cmos 加法器 4008 引腳圖 a3 b2 a2 b1 a1 b0 a0 vss s1 b1 a1 s0 b0 a0 ci gnd 四、應(yīng)用：用加法器實現(xiàn)邏輯函數(shù)四、應(yīng)用：用加法器實現(xiàn)邏輯函數(shù) 1、若能化成、若能化成，則可用加法器實現(xiàn)；，則可用加法器實現(xiàn)； 例例1、設(shè)計一個代碼

11、轉(zhuǎn)換電路，將設(shè)計一個代碼轉(zhuǎn)換電路，將bcd代碼的代碼的 8421碼轉(zhuǎn)成余碼轉(zhuǎn)成余3碼。碼。真值表真值表3210y y y yabcd0011電路連接圖：電路連接圖：a3a2a1a0b3b2b1b0s3s2s1s0a b c d 0 0 1 1coci74ls2832、邏輯函數(shù)能化成、邏輯函數(shù)能化成相加，相加，也可用加法器實現(xiàn)。也可用加法器實現(xiàn)。 例例2、設(shè)計一電路，輸入為設(shè)計一電路，輸入為8421 bcd碼，要求：當(dāng)輸碼，要求：當(dāng)輸入小于入小于5時，輸出為輸入數(shù)加時，輸出為輸入數(shù)加2；當(dāng)輸入大于等于；當(dāng)輸入大于等于5時，輸出為輸入數(shù)加時，輸出為輸入數(shù)加4。用。用4位加法器及基本邏輯門位加法器及

12、基本邏輯門實現(xiàn)。實現(xiàn)。 （1）將輸出表示為輸入變量與另一組變量之間）將輸出表示為輸入變量與另一組變量之間的加法運算；的加法運算；（2）將輸入變量接到加法器的一組輸入端，第二組）將輸入變量接到加法器的一組輸入端，第二組變量用輸入變量的函數(shù)關(guān)系來表示，即可實現(xiàn)。變量用輸入變量的函數(shù)關(guān)系來表示，即可實現(xiàn)。21203bbbb0a bc da bcda bcdab c dab c db 解：根解：根據(jù)題意據(jù)題意得真值得真值表為：表為：2ba bc da bcda bcdab c dab c d 卡諾圖化簡：卡諾圖化簡： abcb2=a+bd+bc dc c d cdcd ab ab ababbdb2=a

13、+bd+bc 12 bb03bb0令令a3a2a1a0=abcd，b3b2b1b0如上所示，如上所示，ci=0，畫出實現(xiàn)電路即可。畫出實現(xiàn)電路即可。3、實現(xiàn)、實現(xiàn)減法減法可用加法器實現(xiàn)可用加法器實現(xiàn) nya ba b1 2 1位二進(jìn)制減法電路實現(xiàn)圖為：位二進(jìn)制減法電路實現(xiàn)圖為：思考：若思考：若a，b均為四位二進(jìn)制數(shù)，應(yīng)如何連線？均為四位二進(jìn)制數(shù)，應(yīng)如何連線？如何實現(xiàn)？a-b=a+(b)comp-2na-b=a+(b)inv+1-2n 對兩個對兩個1位二進(jìn)制數(shù)進(jìn)行相加（不考慮低位來的進(jìn)位）而位二進(jìn)制數(shù)進(jìn)行相加（不考慮低位來的進(jìn)位）而求得和及進(jìn)位的邏輯電路稱為求得和及進(jìn)位的邏輯電路稱為半加器半加器

14、。 對兩個對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于當(dāng)于3個個1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器全加器。 實現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為實現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為多位加法器多位加法器。按照進(jìn)位。按照進(jìn)位方式的不同，加法器分為方式的不同，加法器分為串行進(jìn)位加法器串行進(jìn)位加法器和和超前進(jìn)位加法器超前進(jìn)位加法器兩種。兩種。 加法器除用來實現(xiàn)兩個二進(jìn)制數(shù)相加外，還可用來設(shè)計加法器除用來實現(xiàn)兩個二進(jìn)制數(shù)相加外，還可用來設(shè)計代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。代碼轉(zhuǎn)換電路、二進(jìn)制

15、減法器和十進(jìn)制加法器等。加法器小結(jié)加法器小結(jié)作業(yè)：作業(yè)： p213 4.19 4.21 4.254.3.5 數(shù)值比較器數(shù)值比較器（學(xué)習(xí)思路：定義及邏輯功能表）（學(xué)習(xí)思路：定義及邏輯功能表）一、定義一、定義二、分類及實例介紹二、分類及實例介紹三、擴(kuò)展及應(yīng)用三、擴(kuò)展及應(yīng)用比較兩個二進(jìn)制數(shù)值大小的邏輯電路比較兩個二進(jìn)制數(shù)值大小的邏輯電路一、定義：一、定義：二、分類及實例介紹：二、分類及實例介紹：類型：類型：1位數(shù)值比較器和多位數(shù)值比較器。位數(shù)值比較器和多位數(shù)值比較器。)()()()(),(,),(,),(baybababaybababaabyabbababababa10110101或同為則則實例實例

16、1：1位數(shù)值比較器位數(shù)值比較器（對兩個（對兩個1位的二進(jìn)制數(shù)進(jìn)行比較）位的二進(jìn)制數(shù)進(jìn)行比較）a,b比較有三種可能結(jié)果比較有三種可能結(jié)果a3 b3a2 b2a1 b1a0 b0y1 y2 y3a3b31 0 0a3b21 0 0a2b11 0 0a1 b01 0 0a0b00 1 0a0=b00 0 1實例實例2：多位數(shù)值比較器：多位數(shù)值比較器（對兩個多位的二進(jìn)制數(shù)進(jìn)行比較）（對兩個多位的二進(jìn)制數(shù)進(jìn)行比較）原理：從高位比起，只有高位相等，才比較下一位原理：從高位比起，只有高位相等，才比較下一位只比較兩個四位數(shù)時，邏輯函數(shù)式為：只比較兩個四位數(shù)時，邏輯函數(shù)式為： 33332233221133221

17、100 ( a b )ya baba bababa babababa b 33332233221133221100 ( a b )ya baba bababa babababa b 33221100( ab )yabababab 兩個比較的四兩個比較的四位數(shù)位數(shù)擴(kuò)展擴(kuò)展端端比較輸出比較輸出端端4位數(shù)值比較器：位數(shù)值比較器：cc14585()()()(ababbabayyiy說明說明:(1)只比較兩個只比較兩個4位數(shù)時，擴(kuò)展端不起作用，位數(shù)時，擴(kuò)展端不起作用， 此時應(yīng)使：此時應(yīng)使：(a b)(a b)(a b)i1,i0,i1(2)擴(kuò)展端僅用于功能擴(kuò)展。擴(kuò)展端僅用于功能擴(kuò)展。 i(ab) 和和

18、i(a=b) 是來自低位的比較結(jié)果。是來自低位的比較結(jié)果。 3333223332211032211332211000 ( a)bbaababaya baba bababa babbabababaib 33221100( a b )a byababababi 注意：注意：數(shù)值比較器的擴(kuò)展要注意實際電路結(jié)構(gòu)，數(shù)值比較器的擴(kuò)展要注意實際電路結(jié)構(gòu)，電路結(jié)構(gòu)不同，電路結(jié)構(gòu)不同，輸入擴(kuò)展端的用法也不完全一樣輸入擴(kuò)展端的用法也不完全一樣，使用時應(yīng)注意區(qū)別。，使用時應(yīng)注意區(qū)別。p198 74ls85三、擴(kuò)展：三、擴(kuò)展：用兩片用兩片cc14585組成一個組成一個8位數(shù)值比較器位數(shù)值比較器1、只要高位比較出大或小

19、，低位就沒有必要比較了；、只要高位比較出大或小，低位就沒有必要比較了；3、 只比較四位數(shù)時，擴(kuò)展端不應(yīng)起作用。只比較四位數(shù)時，擴(kuò)展端不應(yīng)起作用。2、當(dāng)高四位全部相等時，需考慮低位的比較結(jié)果。因為、當(dāng)高四位全部相等時，需考慮低位的比較結(jié)果。因為y（ ab）是用是用y（ab）和和y（a=b）產(chǎn)生的，故只需輸入低位比較結(jié)果產(chǎn)生的，故只需輸入低位比較結(jié)果y（ab）和和y（a=b）。 用來完成兩個二進(jìn)制數(shù)的大小比較的邏輯電路稱為用來完成兩個二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比數(shù)值比較器較器，簡稱比較器簡稱比較器。在數(shù)字電路中，。在數(shù)字電路中，數(shù)值比較器的輸入是要進(jìn)數(shù)值比較器的輸入是要進(jìn)行比較的兩個二進(jìn)

20、制數(shù)，輸出是比較的結(jié)果行比較的兩個二進(jìn)制數(shù)，輸出是比較的結(jié)果。 利用集成數(shù)值比較器的擴(kuò)展輸入端，很容易構(gòu)成更多位數(shù)的利用集成數(shù)值比較器的擴(kuò)展輸入端，很容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴(kuò)展要注意實際電路結(jié)構(gòu)，因為數(shù)值比較器。數(shù)值比較器的擴(kuò)展要注意實際電路結(jié)構(gòu)，因為電電路結(jié)構(gòu)不同，輸入擴(kuò)展端的用法也不完全一樣路結(jié)構(gòu)不同，輸入擴(kuò)展端的用法也不完全一樣，使用時應(yīng)注意，使用時應(yīng)注意區(qū)別。區(qū)別。數(shù)值比較器小結(jié)數(shù)值比較器小結(jié) 1、 邏輯電路分類：邏輯電路分類： 組合邏輯電路組合邏輯電路 時序邏輯電路時序邏輯電路2、組合邏輯電路、組合邏輯電路的特點：的特點： 動作特點動作特點：每一時刻的輸出僅取決于

21、該時刻的輸入，：每一時刻的輸出僅取決于該時刻的輸入，與電路原來的狀態(tài)無關(guān)；與電路原來的狀態(tài)無關(guān)； 電路結(jié)構(gòu)特點電路結(jié)構(gòu)特點：不包含記憶單元（或存儲單元。）：不包含記憶單元（或存儲單元。） 步驟步驟：根據(jù)電路：根據(jù)電路寫出輸出表達(dá)式寫出輸出表達(dá)式化簡（為使寫真值表化簡（為使寫真值表簡單）簡單）寫出真值表寫出真值表說明功能。說明功能。 ：已知實際邏輯問題已知實際邏輯問題求實現(xiàn)該邏輯功能的最簡邏輯電路求實現(xiàn)該邏輯功能的最簡邏輯電路：實際邏輯問題：實際邏輯問題邏輯抽象邏輯抽象邏輯真值表邏輯真值表邏輯函數(shù)式邏輯函數(shù)式根根據(jù)要求選定所用器件：據(jù)要求選定所用器件：1、若選用、若選用ssi，化簡函數(shù)，化簡函數(shù)

22、變換函數(shù)變換函數(shù)畫出實現(xiàn)電路；畫出實現(xiàn)電路；2、若選用、若選用msi，變換函數(shù)，變換函數(shù)畫出實現(xiàn)電路。畫出實現(xiàn)電路。1、 分析事件的因果關(guān)系，確定輸入變量和輸出變量；分析事件的因果關(guān)系，確定輸入變量和輸出變量；2、 定義邏輯狀態(tài)的含義：用定義邏輯狀態(tài)的含義：用0或或1表示輸入和輸出的不同狀態(tài)；表示輸入和輸出的不同狀態(tài)；3、 根據(jù)給定的因果關(guān)系列出邏輯真值表。根據(jù)給定的因果關(guān)系列出邏輯真值表。 譯碼器譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，注意字符顯示譯碼器與字符顯示器的正確連接。注意字符顯示譯碼器與字符顯示器的正確連接。 二進(jìn)制譯碼器能產(chǎn)

23、生輸入變量的全部最小項（或最小項的反函二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項（或最小項的反函數(shù)），而任一組合邏輯函數(shù)總能表示成最小項之和的形式，所以，數(shù)），而任一組合邏輯函數(shù)總能表示成最小項之和的形式，所以，由由n位二進(jìn)制譯碼器加上合適的門電路即可實現(xiàn)任何形式輸入變位二進(jìn)制譯碼器加上合適的門電路即可實現(xiàn)任何形式輸入變量數(shù)不大于量數(shù)不大于n的組合邏輯函數(shù)。的組合邏輯函數(shù)。 數(shù)據(jù)選擇器數(shù)據(jù)選擇器能夠從多路數(shù)字信息中任意選出所需要的一能夠從多路數(shù)字信息中任意選出所需要的一路信息作為輸出，至于選擇哪一路數(shù)據(jù)輸出，則完全由地址路信息作為輸出，至于選擇哪一路數(shù)據(jù)輸出，則完全由地址代碼組合決定。代碼組合決定。 數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量的數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量的全部最小項全部最小項，并且一般情況下，并且一般情況下，di可以當(dāng)作一個變量處理可以當(dāng)作一個變量處理。例，。例，八選一數(shù)據(jù)選擇器的表達(dá)式為：八選一數(shù)據(jù)選擇器的表達(dá)式為： 用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)的步驟用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器：選用數(shù)據(jù)選擇器確定地址變量確定地址變量對比要實現(xiàn)函數(shù)與數(shù)據(jù)選擇器輸出的表達(dá)式，對比要實現(xiàn)函數(shù)與數(shù)據(jù)選擇器輸出的表達(dá)