1、數字電路邏輯設計實驗講義喻嶸 王艷慶 丁杰 張莉 葉小麗 陳燕彬 編32內容提要本實驗講義根據最新制定的實驗教學大綱，由南昌大學信息工程學院電子信息工程系幾位多年從事數字電路邏輯設計課程教學的老師合編而成。可用于電子信息工程專業、通信工程專業數字電路邏輯設計實驗課程的實驗指導教材。實驗教學內容包括三大部分：基礎性實驗、比較復雜并要求學生獨立思考的設計性實驗、自選設計課題的綜合設計性實驗。內容涵蓋了數字電路的大部分基礎知識，包括常用的組合邏輯電路、時序邏輯電路和脈沖電路的驗證和設計，以及這些基礎數字電路的在實際系統中的綜合應用。目 錄實驗一 用SSI設計組合電路和冒險現象觀察1實驗二 MSI組合

2、功能件的應用4實驗三 集成觸發器的應用第一信號鑒別電路的設計9實驗四 用集成移位寄存器實現序列檢測器11實驗五 MSI 時序功能件的應用13實驗六 序列信號發生器18實驗七 555定時器及分頻電路22實驗八 D/A轉換器25附錄：實驗芯片引腳排列圖30實驗一 用SSI設計組合電路和冒險現象觀察 一、實驗目的 1掌握用SSI設計組合電路及其檢測方法; 2觀察組合電路的冒險現象。 二、實驗原理使用小規模集成電路 (SSI)進行組合電路設計的一般過程: 1根據任務要求列出真值表; 2通過化簡得出最簡邏輯函數表達式; 3選擇標準器件實現此邏輯函數。 邏輯化簡是為了使電路結構簡單和使用器件較少，要求邏輯

3、表達式盡可能簡化。但由于實際使用時要考慮電路的工作速度和穩定可靠等因素，在較復雜的電路中，還要求邏輯清晰易懂，所以是在保證速度、穩定可靠與邏輯清楚的前提下，盡量使用最少的器件，以降低成本。 組合邏輯設計過程通常是在理想情況下進行的，即假定一切器件均沒有延遲效應。但是實際上并非如此，信號通過任何導線或器件都需要一個響應時間。例如，一般中速TTL與非門的延遲時間為10一20ns。而且由于制造工藝上的原因，各器件的延遲時間離散性很大，往往按照理想情況設計的邏輯電路，在實際工作中有可能產生錯誤輸出。一個組合電路，在它的輸入信號變化時。輸出出現瞬時錯誤的現象稱為組合電路的冒險現象。 組合電路的冒險現象有

4、兩種，一種稱為函數冒險 (即功能冒險)，另一種稱為邏輯冒險。函數冒險：當電路有兩個或兩個以上變量同時發生變化時，變化過程中必然要經過一個或數個中間狀態，如果這些中間狀態的函數值與起始狀態和終了狀態的函數值不同，就會出現瞬時的錯誤信號。是函數本身固有的。邏輯冒險：在一個輸人變量發生變化時，由于各傳輸通路的延遲時間不同導致輸出出現瞬時錯誤。 本實驗通對邏輯冒險中的靜態0型冒險現象的觀察和修正，說明組合電路的邏輯冒險的出現的原理及對策。靜態0型冒險：在輸出恒等于1時，出現瞬時0輸出的錯誤現象。分析和判斷： 1對于函數的與或表達式，可以通過對除變量A以外的其他變量逐個進行賦值，若能使表達式出現 時，則

5、表示電路在變量A發生變化時可能存在0型冒險。增加校正項，該校正項就是被賦值各變量的乘積項。使其改變成來消除。 2對于函數的卡諾圖，分析發現若有兩個被圈項的圈相切，相切部分之間相應的變量發生變化時，函數可能存在冒險現象。消除該險象的方法是增加把其兩個相切部分圈在一起的一個圈項。 3由與非門組成的邏輯圖中，若變量A通過兩條傳輸路徑(分別經過的門數量差為奇數)后，驅動同一個門電路，若在給其他各變量賦一定的值后，使這兩條路徑是暢通的。則A變量發生變化時，可能會出現冒險現象。假定每個門的平均傳輸延遲時間均為ltpd那么兩條路徑經過門的數量差就是險象脈沖的可能寬度。根據不同情況還可以采取下述方法消除各種冒

6、險現象。 1由于組合電路的冒險現象是在輸入信號變化過程中發生的，因此可以設法避開這一段時間，待電路穩定后再讓電路正常輸出。具體辦法有: (1)在存在冒險現象的與非門的輸入端引進封鎖負脈沖。當輸入信號變化時，將該門封鎖(使門的輸出為1)。 (2)在存在冒險現象的與非門的輸入端引進選通正脈沖選通脈沖不作用時，門的輸出為1,選通脈沖到來時，電路才有證常輸出，顯然，選通脈沖必須在電路穩定時才能出現。 （3）由于冒險現象中出現的干擾脈沖寬度一般很窄，所以可在門的輸出端并接一個幾百皮法的濾波電容加以消除，但這樣做將導致輸出波形的邊沿變壞，這在有些情況下是不允許的，僅用于低速電路。 實際設計中應當注意組合電

7、路的冒險現象，當設計出一個組合邏輯電路后,首先應進行分析是否存在冒險可能。如果應用于較高要求場合，則應先行在靜態測試（按真值表依次改變輸人變量,測得相應的輸出邏輯值，驗證其邏輯功能）后進行動態測試，觀察是否存在冒險。然后根據不同情況分別采取消除險象的措施。三、實驗任務1設計一個保險箱的數字代碼鎖，該鎖有規定的4位代碼A1,A2,A3,A4的輸入端和一個開箱鑰匙孔信號E的輸人端，鎖的代碼由實驗者自編(例如1011)。當用鑰匙開箱時(E1)，如果輸入代碼符合該鎖規定代碼，保險箱被打開(Z11)。如果不符、電路將發出報警信號 (Z2=1)要求使用最少數量的與非門實現電路。檢測并記錄實驗結果。 提示:

8、實驗時鎖被打開或報警可以分別使用兩個發光二極管指示電路顯示示意。代碼需要使用的反相器外，最簡設計僅需使用5個與非門。2按表1-1設計一個邏輯電路(1)輸入信號僅提供原變量，要求用最少數量的2輸入端與非門，畫出邏輯圖;(2)搭試電路，進行靜態測試，驗證邏輯功能，記錄測試結果;(3)分析輸入端B、C、D各處于什么狀態時能觀察到輸入端A信號變化時產生的冒險現象;(4)估算此時出現的干擾脈沖寬度是門平均傳輸延遲時間1tpd的幾倍。(5)在A端輸人f=100kHz一lMHz的方波信號;觀察電路的冒險現象，記錄A和Y點的工作波形圖。(6)觀察用增加校正項的辦法消除由于輸入端A信號變化所引起的邏輯冒險現象。

9、畫出此時的電路圖，觀察并記錄實驗結果。表1-1ABCDYABCDY000001000000010100100010110100001111011101000110010101011011011011110101110111113使用與非門設計一個十字交叉路口的紅綠燈控制電路，檢測所設計電路的功能，記錄測試結果。圖1-1是交叉路口的示意圖，圖中A、B方向是主通道，C、D方向是次通道，在A、B、C、D四通道附近各裝有車輛傳感器，當有車輛出現時，相應的傳感器將輸出信號1，紅綠燈點亮的規則如下：（1）A、B方向綠燈亮的條件：（a）A、B、C、D均無傳感信號（b）A、B均有傳感信號（c）A或B有傳感信號

10、，而C和D不是全有傳感信號（2）C、D方向綠燈亮的條件：DCBA（a）C、D均有傳感信號，而A和B不是全有傳感信號（b）C或D有傳感信號，而A和B均無傳感信號四、實驗設備與器材1二蹤示波器2脈沖信號發生器3晶體管直流穩壓電源 4通用實驗臺5主要集成電路:7400四2與非門2片;7420雙4與非門1片。五、實驗報告要求 圖1-11寫出任務的設計過程 (包括敘述有關設計技巧)，畫出設計電路圖;2記錄檢測結果，并進行分析;3觀察冒險現象的工作波形。六、思考題 設每個門的平均傳輸延遲時間是1tpd，試畫出圖中電路在輸入A信號發生變化時，各點的工作波形。A實驗二 MSI組合功能件的應用一、實驗目的掌握數

11、據選擇器、譯碼器和全加器等MSI的使用方法；熟悉MSI組合功能件的應用。二、實驗原理中規模集成電路（MSI）是一種具有專門功能的集成功能件。常用的MSI組合功能件有譯碼器、編碼器、數據選擇器、數據比較器和全加器等。借助于器件手冊提供的功能表，弄清器件各引出端（特別是各控制輸入端）的功能與作用，就能正確地使用這些器件。在此基礎上應該盡可能地開發這些器件的功能，擴大其應用范圍。對于一個邏輯設計者來說，關鍵在于合理選用器件，靈活地使用器件的控制輸入端，運用各種設計技巧，實現任務要求的電路功能。在使用MSI組合功能件時，器件的各控制輸入端必須按邏輯要求接入電路，不允許懸空。數據選擇器T4153是一個雙

12、4選1數據選擇器，其邏輯符號如圖2-1所示，功能表見表2-1。其中D0、D1、D2、D3為4個數據輸入端；Y為輸出端；S是使能端，在時使能，在時；A1、A0是器件中兩個選擇器公用的地址輸入端。該器件的邏輯表達式為表2-1 T4153功能表控制輸入輸出10000D0010D1100D2110D3 圖2-1 T4153邏輯符號 圖2-2 實現8選1選擇器功能 圖2-3 實現全加器功能數據選擇器是一種通用性很強的功能件，它的功能很容易得到擴展。4選1數據選擇器經如圖2-2所示的組合，很容易實現8選1選擇器功能。使用數據選擇器進行電路設計的方法是合理地選用地址變量，通過對函數的運算，確定各數據輸入端的

13、輸入方程。例如，使用4選1數據選擇器實現全加器邏輯的連線圖如圖2-3所示。再如，利用4選1數據選擇器實現有較多變量的函數從函數表達式可以看出，各乘積項均包含有A和B兩個變量，可將表達式整理得 此表達式可用圖2-4所示的電路實現。從上述例子中可見，數據選擇器的地址變量一般的選擇方式：選用邏輯表達式各乘積項中出現次數最多的變量（包括原變量與反變量），以簡化數據輸入端的附加電路；選擇一組具有一定物理意義的量。2譯碼器譯碼器可分為兩大類，一類是通用譯碼器，另一類是顯示譯碼器（此類譯碼器參見附錄三，本實驗將不做討論）。 圖2-4 實現函數 圖2-5 T4138邏輯符號T4138是一個3線-8線譯碼器，它

14、是一種通用譯碼器，其邏輯符號如圖2-5所示，表2-2是其功能表。其中，A2、A1、A0是地址輸入端，Y0、Y1、Y7是譯碼輸出端，S1、S2、S3是使能端，當時，器件使能。3線-8線譯碼器實際上也是一個負脈沖輸出的脈沖分配器。若利用使能端中的一個輸入端輸入數據信息，器件就是成為一個數據分配器。例如，若從S1輸入端輸入數據信息，地址碼所對應的輸出是S1數據信息的反碼；若從S2輸入端輸入數據信息，地址碼所對應的輸出就是數據信息。譯碼器的每一路輸出，實際上是地址碼的一個最小項的反變量，利用其中一部分輸出端輸出的與非關系，也就蛇們相應最小項或邏輯表達式，能方便地實現邏輯函數。與數據選擇器一樣，利用使能

15、端能夠方便地將兩個3線-8線譯碼器組合成一個4線-16線的譯碼器。表2-2 T4138功能表輸 入輸 出100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111100111111111111111113全加器T4183是一個雙進位保留全加器，其邏輯符號如圖2-6所示。其中，An和Bn分別為被加數和加數的數據輸入端，Cn是低位向本位進位的進位輸入端，Fn是和數輸出端，FCn+1是本位向高位進位的進位輸出端。邏輯方程是T4283是一個數位二進制超前位全

16、加器，其邏輯符號如圖2-7所示，其中A3、A2、A1、A0和B3、B2、B1、B0分別是被加數和加數（兩組4位二進制數）的數據輸入端，Cn是低位器件向本器件最低位進位的進位輸入端，F3、F2、F1、F0是和數輸出端，FCn+1是本器件最向位向高位器件進位的進位輸出端。二進制全加器可以進行多位連接使用，也可組成全減器、補碼器或實現其它邏輯功能等電路。日常習慣于進行十進制的運算，利用4位二進制全加器可以設計組成進行NBCD碼的加法結果相同，但若兩個相加數的和大于或等于1010時，由于4位二進碼是逢十六進一的，而NBCD碼是逢十進一的，它們的進位數相差六，因此NBCD加法運算電路必須進行校正，應在電

17、路中插入一個校正網絡，使電路在和數小于或等于1001時，校正網絡不起作用（或加一個0000數），在和數大于或等于1010時，校正網絡使此和數再加上一個0110數，從而達到實現NBCD碼的加法運算的目的。 圖2-6 T4183邏輯符號 圖2-7 T4283邏輯符號 圖2-8 輸血者血型與受血者血型關系示意圖利用兩個4位二進制全加器可以組成一個1位NBCD碼全加器，該全加器應有進位輸入端和進位輸出端，電路由讀者自行設計。三、預習思考題什么是異或門、半加器和全加器？用兩個異或門和少量與非門組成1位全加器，畫出其電路圖；利用T4153設計一個1位二進制全減器，畫出電路邊線圖；利用一個3-8線譯碼器和與

18、非門，實現一個三變量函數式。四、實驗任務（一）利用4選1數據選擇器設計一個表示血型遺傳規律的電路，畫出設計電路圖，檢測并記錄電路功能。父母和子女之間的血型規律如表2-3所示，其中父母血型欄中若僅有一項是非功過，則表示父母是同一種血型。使用一個3線-8線譯碼器和與非門設計一個1位二進制全減器，畫出設計邏輯圖，檢測并記錄電路功能。利用兩個4位二進制全加器和與非門，設計一個1位NBCD碼的全加器，畫出設計電路圖，檢測電路功能。記錄下列運算式的實驗結果：0000+0100，0111+0010，0100+0110，0101+0111，1000+0111，1001+1001。（二）利用一個4選1數據選擇器

19、和最少數量的與非門，設計一個符合輸血一受血規則的4輸入1輸出電路。檢測所設計電路的邏輯功能。人類有四種基本血型A、B、AB和O型。輸血者與受血者的血型必須符合下述規劃：O型血可以輸給任意血型的人，但O血型的人只能接受O型血；AB型血只能輸給AB血型的人，但AB血型的人能接受所有血型的血；A型的人，而A血型的人能接受A型血和O型血；B型血型血和O型血（其示意圖見圖2-8）。表2-3 父母和子女之間的血型規律父母血型子女血型OABABOABAB100010000100110000101010000101111100110010101010100101100110111101010111001101

20、11設計一個4位二進制加法/減法器電路（僅要求適用于兩數差大于或等于0的情況），檢測電路功能。提示：兩數相減相當于被減數與減數的補碼（即取反后加1）相加。電路應有一個運算控制端M，用來控制電路實現加法或減法運算。 五、實驗設備與器材晶體管直流穩壓電源通用實驗底板萬用電表及工具主要器材：T4153 2只， T4138 2只， T4183 2只， T40000 1只，T4020 1只， T4086 1只。六、實驗報告要求每個實驗任務必須寫出設計過程，畫出設計邏輯圖，附有實驗記錄，并對結果進行分析。七、思考題利用一只雙4選1數據選擇器和一只四2輸入端與非門，實現一個8選1數據選擇器功能。利用兩個3線

21、-8線譯碼器，構成一個4線-16線譯碼器。利用4位二進制全加器，實現NBCD碼與余3碼之間的變換。設計一個4位二進制加法/減法電路，輸出用原碼表示，運算結果應有符號位指示數字的正、負值。實驗三 集成觸發器的應用第一信號鑒別電路的設計一、實驗目的1掌握集成觸發器的使用方法和邏輯功能的測試方法2學習并掌握第一信號鑒別電路，又稱作搶答器的設計方法二、第一信號鑒別電路的工作原理圖3-1所示，為由4個JK觸發器組成的第一信號鑒別電路，用以判別S0S3送入的4個信號中，哪一個信號最先到達，其工作過程如下：FF0C11J 1K RQ0510LED0FF1C11J 1K RQ0510LED1FF2C11J 1

22、K RQ0510LED2FF3C11J 1K RQ0510LED3VCC+5V5.1KSR1G1G2S0S1S2S3圖3-1 第一信號鑒別電路開始工作前，先按復位開關SR，FF0FF3都被置0，都輸出高電平1，發光二極管LED0LED3不發光。這時，G1輸入都為高電平1，G2輸出1，FF0FF3的J=K=1，這4個觸發器處于接收輸入信號的狀態。在S0S3的4個開關中，如S3第一個按下時，則FF3首先由0狀態翻到1狀態，=0，這一方面使發光二極管LED3發光，同時使G2輸出0，這時FF0FF3的J和K都為低電子0，都執行保持功能。因此，在S3按下后，其它三個開關S0S2，任一個再按下時，FF0F

23、F2的狀態不會改變，仍為0狀態，發光二極管LED0LED2也不會亮，所以，根據發光二極管的發光可判斷開關S3第一個按下。如要重復進行第一信號判別時，則在每次進行判別前應先按復位開關SR，使FF0FF3處于接收狀態。圖1所示電路又稱作搶答器。圖3-2是由D觸發器實現的4人搶答器，請同學自行分析其工作過程。三、預習要求1復習RS、D、JK觸發器的邏輯功能和觸發方式2分析圖1和圖2所示第一信號鑒別電路，又稱作搶答器的工作原理3熟悉本試驗所用器件，如74LS000、74LS020、74LS074的功能管腳排列4設計4人搶答電路，畫出電路原理圖及由實驗室提供的器件所組成的接線圖，在實驗前必須按以上要求寫

24、出預習報告。請0D1D2D3D4Q1RDQ2Q1Q2Q3Q3Q4Q4CP74LS175VD1VD2VD3VD4CP 1KHZ脈沖S1S2S3S4+5VR11R2R3R4圖3-2 4人搶答電路四、實驗任務用D觸發器和與非門設計智力競賽4人搶答電路，設有4個開關（S0S3），另有4個指示燈，第一搶答者（第一個按下開關時）所對應的指示燈亮，其它三個開關任一個再按下時，其它三個指示燈也不會亮。五、實驗設備與器材1試驗組合箱一臺274LS000四2輸入與非門 一片374LS020雙四輸入與非門 一片474LS074雙上升沿D觸發器 兩片六、實驗報告要求按任務要求設計電路并畫出試驗電路圖，簡述工作過程，記

25、錄測試結果并對結果進行分析。實驗四 用集成移位寄存器實現序列檢測器一、實驗目的1掌握移位寄存器的使用方法和邏輯功能的測試方法。2掌握序列檢測器的設計方法。二、 實驗原理在數字系統中能寄存二進制信息，并進行移位的邏輯部件稱為移位寄存器。根據移位寄存信息的方式有：串入串出、串入并出、并入串出、并入并出四種形式，按移位方向有左移、右移兩種。                本實驗采用四位雙向通用移位寄存器，型號為74LS194，它是一種用途廣泛的集成移位

26、寄存器，是由四個觸發器和一些門電路組成的四位雙向移位寄存器S1S0其邏輯符號如圖41所示，A、B、C、D為并行輸入端；QA、QB 、QC、QD為并行輸出端：DSR為右移串行輸入端；DSL為左移串行輸入端；S1、S2為操作模式控制端；為異步清零端；CP為時鐘輸入端。寄存器有四種不同操作模式：并行寄存；右移（方向由QAQD）；左移（方向QDQA）；保持。S1、S2和的作用如表41所示。 圖4-1 74LS194的邏輯符號 移位寄存器應用很廣，可構成移位寄存型計數器；順序脈沖發生器；串行累加器；可用作數據轉換，即把串行數據轉換為并行數據，或把半行數據轉換為串行數據等。本實驗研究移位寄存器用作序列檢測

27、器的情況。三、預習要求1復習移位寄存器的邏輯功能。熟悉本實驗所用器材，如74LS000，74LS194的功能及管腳排列。2設計1011序列檢測器，畫出由提供的器件所組成的電路接線圖。在實驗前，必須按以上要求寫預習報告。四、實驗任務用移位寄存器和與非門設計一個1011序列檢測器。電路連續不停地工作，對串行輸入的序列進行檢測，當連續檢測4個碼元符合檢測碼1011時，檢測器輸出為1，指示燈亮，其他情況下輸出為0，指示燈滅。對串行輸入的序列1011011001001011進行檢測，并記錄檢測結果。五、實驗設備與器材1實驗組合箱一臺2主要器材 74LS000（四2輸入與非門）一片、74LS020（雙4輸

28、入與非門）一片 、74LS194（4位雙向移位寄存器）一片六、實驗報告要求根據設計要求，畫出實驗電路圖，簡述工作過程，記錄測試結果并對結果進行分析。表4-1 74LS194的功能表輸 入輸 出說明S1S0CPDSLDSRD0D1D2D3Q0Q1Q2Q30×××××××××0000置零1××0××××××保 持111××d0d1d2d3d0d1d2d3并行置數101×1××

29、15;×1Q0Q1Q2右移輸入1101×0××××0Q0Q1Q2右移輸入01101×××××Q1Q2Q31左移輸入11100×××××Q1Q2Q30左移輸入0100×××××××保持 實驗五 MSI 時序功能件的應用一、實驗目的1掌握集成計數器和雙向移位寄存器的使用方法；2熟悉中規模集成電路（MSI）時序功能件的應用3熟悉顯示譯碼器和數碼管的使用方法二、實驗

30、原理中規模集成電路（MSI）時序功能件常用的有計數器和移位寄存器等，借助于器材手冊提供的功能表和工作波形圖，就能正確的使用這些器材。對于一個使用者，關鍵在于合理地選用器材，靈活地使用器材的各控制輸入端，運用各種設計技巧，完成任務要求的功能并要求在使用MSI器件時，各控制輸入端必須按照邏輯要求接入電路，不允許懸空。集成計數器的種類很多，異步計數器的主要產品有2-5-10進制計數器；2-8-16進制計數器，雙十進制計數器和雙4位二進制計數器等。同步計數器的主要產品有十進制計數器，二進制可逆計數器，4位二進制可逆計數器等，異步計數器具有電路簡單和使用方便等優點，但是工作速度較低；同步計數器的工作速度

31、高，所以應用領域廣闊，其電路結構分為同步預置和異步預置兩種。常用的計數器如表5-1所列。表5-1器件名稱型號相近型號計數脈沖邊沿清除置數二-五-十進制異步計數器T4290T210直接同步十進制可預置同步計數器T4160T216直接同步四位二進制可預置同步計數器T4161T214直接直接十進制可預置同步加/減計數器T4190/直接4位二進制可預置同步加/減計數器T4191/直接十進制可預置同步加/減計數器（雙時鐘）T4192T217雙時鐘，不使用時鐘端置1直接直接4位二進制可預置同步加/減計數器（雙時鐘）T4193T215直接直接注：T210與T4290 引出端排列不同74LS161型4位二進制

32、同步計數器是一種可預置同步加法計數器，其外型封裝、引腳功能強大，功能表與74LS160相同；本實驗內容采用74LS161型4位二進制同步計數器設計。 下面僅以74LS161為例，通過對幾個較典型的集成計數器功能和應用的介紹，幫助讀者認識提高借助產品手冊上給出的功能表，正確而靈活運用集成計數器的能力。174161的功能介紹為十進制可預置同步計數器，其邏輯符號如圖5-1所示，功能表如表5-2所示。圖5-1 74LS161的邏輯符號表5-2 74LS161的功能表輸 入輸 出說明CTPCTTCPD3D2D1D0Q3Q2Q1Q0CO0×××××

33、5;××00000異步置0CO=CTT·Q3Q2Q1Q0CO= Q3Q2Q1Q0CO=CTT·Q3Q2Q1Q010××d3d2d1d0d3d2d1d01111××××計 數110××××××保 持11×0×××××保 持0計數器有下列輸入端：異步清零端（低電平有效），時鐘脈沖輸入端CP，同步并行置入控制端(低電平有效），計數控制端CTT和CTP，并行數據輸入端D0D3，它有下列

34、輸出端；四個觸發器的輸出Q0-Q3，進位輸出CO。根據功能表，可看出74161具有下列功能：（1）異步清零功能 若=0（輸入低電平），則不管其他輸入端（包括CP端）如何，實現四個觸發器全部清零。由于這一清零操作不需要時鐘脈沖CP配合（即不管CP是什么狀態都行），所以稱為“異步清零”。（2）同步并行置數功能 在=1且=0的前提下，在CP上升沿的作用下，觸發器QOQ3分別接收并行數據輸入信號d0d3，由于這個置數操作必須有CP上升沿配合并與CP上升沿同步，所以稱為“同步”的。由于四個觸發器同時置入，所以稱為“并行”的。（3）同步十六進制加計數功能 在=1的前提下，若計數控制器CTT=CTP=1，則

35、對計數脈沖CP實現同步十六進制加計數。這里，“同步”二字既表明計數器是“同步”而不是“異步”結構，又暗示各觸發器動作都與CP（上升沿）同步。（4）保持功能 在=1的前提下，若CTT.CTP=0,即兩個計數控制端中至少有一個輸入0，則不管CP如何（包括上升沿），計數器中個觸發器保持原狀態不變。 此外，功能表指出，進位輸出CO=CTT Q0 Q1Q2Q3 這表明：進位輸出端通常為0，僅當計數控制端CTT=1且計數器狀態為15時它才為1。綜上所述，74161是具有異步清零功能的可置數十六進制同步計數器。圖5-2 工作波形圖 274161的應用 利用輸出信號對輸入端的不同反饋（有時需附加少量的門電路）

36、，可以實現任意進制的計數器。（1）清零法例1 試用CT74LS161構成十二進制計數器。解：寫出S12的二進制代碼，S12=1100寫出反饋歸零函數。由于CT74LS161的異步置0信號為低電平有效，因此， 畫連線圖。由上式可知，對CT74LS161而言，要實現十二進制計數器，應在CT74LS161輸出端和異步置0輸入端之間加一片與非門。連線圖如圖5-3所示。 圖5-3 用CT74LS161構成十二進制計數器(2)置數法（反饋置數法）置數法與清零法不同，它是利用中規模集成器件置數功能，以置入某一固定的二進制數值的方法實現模值為M的計數器。置數操作可以在電路的任何狀態下進行。利用反饋置數法獲得M

37、進制計數器的方法如下：寫出計數狀態的二進制代碼。利用同步置數端獲得M進制計數器時，寫出SM-1對應的二進制代碼。寫出反饋置數函數。這實際上是根據SM-1寫出置數端的邏輯表達式。畫連線圖。主要根據反饋置數函數畫連線圖。畫出狀態轉換圖。例2 試用CT74LS161構成十進制計數器解：CT74LS161設有同步置數控制端，可利用它來實現十進制計數。設計數從Q3Q2Q1Q0=0000狀態開始計數，由于采用反饋置數法獲得十進制計數器，因此應取D3D2D1D0=0000。采用置數控制端獲得M進制計數器一般都從0開始計數。寫出SM-1的二進制代碼為SM-1= S10-1 S9=1001寫出反饋置數函數。由于

38、計數器從0開始計數，因此，反饋置數函數為畫連線圖。根據上式和置數的要求畫十進制計數器的連線圖，如圖5-4（a）所示。畫狀態轉換圖如5-5（a）所示。圖5-4 用CT74LS161構成十進制計數器的兩種方法（a）用前10個有效狀態；（b）用后10個有效狀態(a)(b)圖5-5 CT74LS161計數狀態轉換圖(a)利用前10個有效狀態的狀態轉換圖 (b)利用后10個有效狀態轉換圖圖5-4（a）是利用4位自然二進制數的前10個狀態00001001來實現十進制計數的，如利用4位自然二進制數的后10個狀態01101111實現十進制計數時，則數據輸入端輸入的數據應為D3D2D1D0=0110，這時從CT

39、74LS161的進位輸出端CO取得反饋置數信號，電路如圖5-4（b）所示。狀態轉換圖如5-5（b）所示。這種置數方法，其電路結構是固定結構，在改變模值M時，只需要改變置入輸入端D3D0的輸入數據即可，若是同步置數，其置入輸入數據數為（2n-M）的二進制代碼，這種由滿值輸出作為置數控制信號，一般計數順序不是從0000開始。三、實驗任務1用一塊74LS161和一塊74LS00實現（1）0-9循環計數（用端實現）；（2）0-9循環計數（用端實現）；畫出連線圖，用數碼管顯示電路輸出，觀察在CP脈沖作用下輸出的變化情況。2用兩塊74LS161和一塊74LS00實現數字鐘的“分”電路：0059循環計數。畫

40、出連線圖，使用儀器上的數碼顯示電路輸出，觀察在脈沖作用下輸出的變化情況。四、 注意事項在做實驗內容2時，由于兩塊74161的級連，線很多，稍有不慎就會出錯，如果沒有經驗就很難查出錯誤，因此插線時，應首先完成“分”個位74161的“0-9循環計數”，并輸入CP脈沖驗證是否正確；然后再將“分”個位74161和74161級連起來，實現“0059循環計數”。在觀察分鐘的波形時，由于60進制的波形在示波器上很難觀察清楚，因此，可以分成個位上的十進制和十位上的六進制來觀察。因為個位上的每個周期中都包含有個位上的十進制，所以分鐘電路觀察兩組波形： 第一組：周期1分鐘的時鐘脈沖；Q0 （個位計數器）Q1 （個

41、位計數器）Q2 （個位計數器）Q3 （個位計數器）第二組：個位計數器的進位作為六進制的時鐘；Q0 （個位計數器）Q1 （個位計數器）Q2 （個位計數器）四、實驗儀器與器材數字實驗箱 1臺 74LS161 兩片 74LS000 一片五、實驗報告要求1畫出實驗電路圖，對實驗記錄進行分析2設計性任務要寫出設計過程（包括設計技巧），并畫出邏輯圖。 實驗六 序列信號發生器一、實驗目的1了解中規模器件的邏輯功能和使用方法。2學習并掌握序列信號發生器的設計方法。二、實驗原理在數字系統中經常需要一些串行周期性信號，這種信號在每個循環周期中，1和0數碼按一定的規則順序排列，這就是序列信號。將序列信號的每個循環周

42、期中所含有的碼元位數稱為循環長度（或序列長度）M，也稱為序列周期M。序列信號在雷達、通信、遙控與遙測、測量以及無線電儀表等領域都有著廣泛應用。例如，在通信設備中，經常需要產生一組規則碼，用來調機或檢修設備；在通信系統中的同步需要產生一組特定的二進制序列信號來表示一組信息的開始或終止等等。產生序列信號的電路稱為序列信號發生器。序列信號發生器通?？梢栽谝拼嫫骰蛴嫈灯鞯幕A上構成，前者只產生一組序列信號，后者可以產生一組或多組序列信號，下面分別討論它們的設計方法。1 移存型序列信號發生器移存器型序列信號發生器的實現框圖如圖6-1所示。圖中，移位寄存器作為主要存儲部件，將所要產生的長度為M的序列信號，

43、按移存規律，組成M個狀態組合，完成狀態轉移，而反饋電路的作用是檢測移存器的現態，產生0或1的輸出，輸至移存器以便得到相應的次態,使電路輸出給定的序列信號。QnQ1。 。 。反饋電路移位寄存器 CP 圖6-1移存器型序列信號發生器框圖例如，設計產生序列信號00011101的移存器型序列信號發生器。首先根據序列信號的長度M=8，因此確定移位寄存器的位數n3。若選擇n=3，則將序列信號依次取 3位碼元，構成8個狀態的循環，如表6-1所示。由于狀態轉移符合移存規律，因此只需設計輸入第1級的激勵信號。通常采用D觸發器構成移位寄存器，由表6-1可得則序列信號可以從任一觸發器的Q端輸出，其設計電路如圖 6-

44、2所示。6-1狀態轉換真值表和激勵表Q3 Q2Q1Q3n+1Q2n+1Q1n+1D100000110010111011111111111001101011101010001010001000000F&&&1D1 Q1 Q1 D2 Q2 Q2 D3 Q3 Q3 CP圖6-2 產生序列信號00011101的移存器型序列信號發生器2計數器型序列信號發生器由計數器構成的序列信號發生器框圖如圖6-3所示，它是在同步計數器的基礎上加上輸出組合電路構成的。舉例說明。要求產生11位巴克碼序列00100011101的計數器型序列信號發生器，由于序列長度M=11，則利用同步計數器74LS1

45、61，采用反饋置數法，構成模11的計數器。其狀態轉換為： 101010011000011100110010000110010000100000101.QnQ1CP模M計數器序列組合電路 表6-2 Q3Q2Q1Q0F0000000010001010011001000010100110101111100011001010101其它任意 圖6-3 計數器型序列信號發生器框圖由此，根據所需實現的序列，可得組合電路的真值表如表6-2所示。FCPVCCCTP Q3 Q2 Q1 Q0CTT CRCLK D3 D2 D1 D0 LDCT74LS161&&&&1&寫出輸出

46、F的邏輯函數表達式，最后畫出設計電路如圖6-4所示。圖6-4 產生序列信號00100011101的移存器型序列信號發生器這樣輸出F將在時鐘CP的作用下產生相應的序列信號。這里必須指出，由于輸出是組合電路，因此在輸出的序列中有可能有“冒險”的毛刺。這種冒險無法采用設計措施消除，可以采用時鐘脈沖作為“取樣”脈沖來消除冒險。另外也可以利用數據選擇器與計數器配合 ，靈活地構成任意循環長度和任意的脈沖序列。實現框圖如圖6-5所示。四位計數器提供16選1數據選擇器的地址輸入，而輸入數據通道依據所要求產生的脈沖序列接固定電平，這樣便可產生循環長度為16的脈沖序列，每個碼元寬度等于計數脈沖CP的周期。序列輸出

47、CP序列輸入D15D0MUXWA3 A2 A1 A0Q3 Q2 Q1 Q0四位計數器圖6-5 脈沖序列發生器邏輯框圖假如序列長度為N，則將計數器構成模為N的計數，同樣相應改變輸入數據通道的邏輯電平值便可實現N位的任意序列脈沖。三、預習要求1復習數據選擇器和計數器的邏輯功能，以及數據選擇器的功能擴展。2分析序列檢測器的工作原理。3熟悉本實驗所用器件，如74LS000、74LS153、74LS161的功能管腳排列。4設計產生序列信號110100的計數型序列信號發生器。 四、實驗內容用計數器和數據選擇器配合產生序列信號110100。五、實驗設備與器材1實驗組合箱一臺274LS000四二輸入與非門一片，74LS153一片，74LS161一片六、實驗報告要求按任務要求設計電路并畫出實驗電路圖，簡述工作過程，記錄測試結果并對結果進行分析。實驗七 555定時器及分頻電路一、實驗目的1熟悉555定時器的應用2能夠利用555定時器和計數器來構成分頻電路。二、實驗原理555定時器是一種多用途的數字模