緒論1.1課題研究的背景，內(nèi)容及意義在這個(gè)信息化的社會(huì)中，集成電路已經(jīng)起到了不可被替代的作用，計(jì)算機(jī)、電視機(jī)、手機(jī)、網(wǎng)站、取款機(jī)等等，數(shù)不勝數(shù)。除此之外在航空航天、醫(yī)療衛(wèi)生、交通運(yùn)輸、武器裝備等許多領(lǐng)域，幾乎都離不開集成電路的應(yīng)用[1]，它已經(jīng)成為了各個(gè)行業(yè)實(shí)現(xiàn)信息化、智能化的基礎(chǔ)；集成電路版圖設(shè)計(jì)是電路設(shè)計(jì)與集成電路工藝之間必不可少的設(shè)計(jì)環(huán)節(jié)[2]。集成電路版圖設(shè)計(jì)是將電路工程師所設(shè)計(jì)研究的電路，進(jìn)過版圖工程師所畫的版圖，準(zhǔn)換為在工藝制造工程中機(jī)器加工所讀的電路，也可以經(jīng)過版圖的布局與匹配設(shè)計(jì)，來解決一些電路轉(zhuǎn)換為實(shí)際用到的芯片中，工藝上產(chǎn)生的一些不可避免的因素，從而是電路從生產(chǎn)到應(yīng)用上正常運(yùn)作與輸出所想得到的信號或波形，所以集成電路的版圖設(shè)計(jì)有很大的研究意義。1.2IC版圖設(shè)計(jì)簡介版圖是將虛擬的邏輯電路轉(zhuǎn)換為工藝生產(chǎn)所需要的電路圖。跟生產(chǎn)的廠商所提供的工藝文件，按照所設(shè)計(jì)的電路，經(jīng)過布局、匹配和布線等版圖設(shè)計(jì)，設(shè)計(jì)出初步的版圖后，將其版圖進(jìn)行DRC、LVS驗(yàn)證，更改在工藝中無法達(dá)到的要求或邏輯上出現(xiàn)的錯(cuò)誤，隨后提取所繪制版圖的一些參數(shù)，例如寄生參數(shù)，再一次通過版圖工程師對其版圖進(jìn)行修改，來解決一些工藝制造上會(huì)帶來的一些參數(shù)，提高實(shí)際生產(chǎn)出來電路的性能和降低功耗等等，最后達(dá)到要求后生成工藝制造所需要的的版圖文件，完成其版圖設(shè)計(jì)。1.3Cadence軟件概述Cadence軟件是一個(gè)性能與功用都很強(qiáng)大的一個(gè)系統(tǒng)工具，它含有很多種功能模塊，例如數(shù)字、模擬及混合電路仿真，原理圖輸入，自動(dòng)布局布線等功能；Cadence軟件也是一個(gè)大型的EDA軟件，它甚至能夠?qū)崿F(xiàn)電子設(shè)計(jì)的方方面面，其中包含F(xiàn)PGA設(shè)計(jì)、ASIC設(shè)計(jì)以及PCB板設(shè)計(jì)等；Cadence軟件更是在仿真，電路圖設(shè)計(jì)，自動(dòng)布局布線，版圖設(shè)計(jì)及驗(yàn)證等方面有著絕對的優(yōu)勢。1.4COMP模塊總體設(shè)計(jì)思路本次畢業(yè)設(shè)計(jì)所繪制的COMP模塊包含39個(gè)PMOS管，33個(gè)NMOS管，57個(gè)電阻，4個(gè)電容；按照電路圖繪制版圖，首先將電路圖分為兩個(gè)電流鏡模塊、電阻模塊、兩個(gè)差分對模塊、門電路模塊以及其他單個(gè)器件模塊，將這7個(gè)模塊分別設(shè)計(jì)再進(jìn)行模塊的匯總，進(jìn)行合理的布局和布線，在繪制完成后對其進(jìn)行DRC與LVS的驗(yàn)證，以確保所繪制的版圖可以正確的以代工廠所要求的工藝精度下完成對芯片的制造。1.5論文組織與架構(gòu)本文從第一章緒論、第二章比較器組成結(jié)構(gòu)原理和應(yīng)用、第三章COMP電路元件模塊的版圖設(shè)計(jì)、第四章比較器COMP總體版圖布局布線設(shè)計(jì)、第五章比較器的驗(yàn)證以及結(jié)論等模塊對所設(shè)計(jì)的比較器電路版圖進(jìn)行分析，完成對比較器電路模塊的版圖繪制以及驗(yàn)證。

2比較器組成結(jié)構(gòu)原理和應(yīng)用2.1比較器組成結(jié)構(gòu)簡介比較器(VoltageComparator)它的引腳是由+輸入引腳、-輸入引腳、正側(cè)電源引腳、負(fù)側(cè)電源引腳、輸出引腳等5個(gè)引腳所組成的，如圖2.1所示；比較器電路工作室通過使用任意一個(gè)輸入引腳為基準(zhǔn)引腳來使電壓固定，再將放大該基準(zhǔn)電壓與輸入另一個(gè)引腳的電壓間的差，進(jìn)行輸出。圖2.1比較器結(jié)構(gòu)電路圖2.2比較器的基本原理比較器是將一個(gè)模擬電壓信號和一個(gè)基準(zhǔn)電壓相進(jìn)行比較的電路；比較器，如圖2.1所示，當(dāng)?shù)谝粋€(gè)輸入引腳與第二個(gè)輸入引腳輸入的信號分別為模擬信號時(shí)，輸出的結(jié)果則為數(shù)字信號0或1，當(dāng)兩個(gè)輸入引腳電壓有所改變時(shí)，輸出信號保持不變。比較器是將兩種不同的輸入信號輸入到比較器內(nèi)部中，將這兩種不同的信號進(jìn)行比較，比較兩種不同信號的大小、順序等，最后從而獲得想要比較的信息或者想要得到的信號2.3比較器的基本應(yīng)用比較器的作用是對兩個(gè)輸入引腳所輸入的兩種信號進(jìn)行大小等邏輯關(guān)系的排列以及比較，以上所述的功能就是比較器所能執(zhí)行的功能。比較器將一個(gè)模擬電壓信號與一個(gè)基準(zhǔn)電壓相比較，并且比較器可以將不同波形的信號轉(zhuǎn)化為不同電路中所需要的模擬信號與數(shù)字信號，它可以為數(shù)字電路與模擬電路提供所需要的信號以及可以為其他電路提供不同的波形。3COMP電路元件模塊的版圖設(shè)計(jì)3.1概述我所研究的比較器是由電流鏡、五管差分比較器、反向器、或非門、電容電阻以及施密特觸發(fā)器等器件所組成，如圖3.1所示，電源電壓為5V，電流鏡的輸入電流為1uA，為上部分比較器電路提供550毫伏的電壓，比較器輸出為655毫伏的電壓值，電流鏡為下部分電路提供一個(gè)400毫伏到750毫伏的三角波，其周期為2u，施密特觸發(fā)器起到一個(gè)遲滯作用，使所需要的數(shù)據(jù)更準(zhǔn)確。標(biāo)準(zhǔn)單元，也被稱作宏單元，它是整個(gè)版圖設(shè)計(jì)的基礎(chǔ)，它是將電路設(shè)計(jì)中可能遇到的所有基本邏輯單元繪制成版圖，并按照最佳的外形尺寸進(jìn)行設(shè)計(jì)，精致繪制后存入單元庫中；實(shí)際設(shè)計(jì)的電路中，只需要從單元庫中將所需要的元件版圖調(diào)出來，再按照一定的規(guī)則進(jìn)行拼接，留出規(guī)則的、寬度可調(diào)的布線通道，就可以順利的完成整個(gè)的版圖設(shè)計(jì)工作。圖3.1比較器結(jié)構(gòu)電路圖3.2MOS管的繪制3.2.1繪制PMOS管PMOS管，做在N阱上，溝道為N型，源級漏極為P型；如圖3.2所示90nm工藝層次包括：柵極（POLY），金屬層（M1），N阱（NW），P阱（PW），過孔（CT），有源區(qū)（ACT），P+注入（PPLUS），阻擋層（NBL）,高壓層（HVID）,TGO2；如圖3.3所示圖3.2PMOS管剖面圖（a）PMOS版圖結(jié)構(gòu)示意圖（b）90NM工藝PMOS版圖圖3.3NMOS管版圖3.2.2繪制NMOS管NMOS管，做在P襯底上，溝道為P型，源級漏極為N型；如圖3.4所示90nm工藝層次包括：柵極（POLY），金屬層（M1），N阱（NW），P阱（PW），過孔（CT），有源區(qū)（ACT），N+注入（NPLUS）,P+注入（PPLUS）,阻擋層（NBL）,高壓層（HVID）,TGO2；如圖3.5所示圖3.4.NMOS管剖面圖（a）NMOS版圖結(jié)構(gòu)示意圖（b）90NM工藝NMOS版圖圖3.5NMOS管版圖3.3傳輸門版圖設(shè)計(jì)3.3.1繪制反向器反相器：反相器可以將輸入信號的相位反轉(zhuǎn)180度，這種電路通常應(yīng)用在模擬電路中，例如音頻放大，時(shí)鐘振蕩器等；因此在電子線路設(shè)計(jì)中，常常要使用到反相器。下圖為反向器的電路圖，如圖3.5所示，以及反向器的版圖，如圖3.6所示。圖3.6反相器電路圖圖3.7反相器版圖3.3.1繪制二輸入或非門或非門:或非門(NORgate)是數(shù)字邏輯電路之中的基本元件，它具有完成邏輯或非功能的作用；當(dāng)輸入為低電平時(shí)，輸出為高電平；輸入為高電平時(shí)，輸出為低電平，體現(xiàn)了邏輯功能的正確性【3】。下圖為二輸入或非門的電路圖，如圖3.7所示，以及二輸入或非門90nm工藝的版圖，如圖3.8所示。圖3.8二輸入或非門電路圖圖3.9二輸入或非門版圖3.3.1繪制施密特觸發(fā)器施密特觸發(fā)器是一個(gè)包含正反饋的比較器電路，其工作原理是，給其電路一個(gè)輸入電壓信號，當(dāng)這個(gè)信號比所給的閾值電壓高，那個(gè)這個(gè)信號所輸出的就是一個(gè)高信號；反之，當(dāng)給這個(gè)電路一個(gè)輸入電壓比較低的時(shí)候，那么那他的輸出信號就是一個(gè)比較低的信號；但是當(dāng)給這個(gè)電路所輸入的信號在閾值電壓之間的時(shí)候，它所得到的輸出信號是不會(huì)發(fā)生改變。那么根據(jù)上述分析，施密特觸發(fā)器可以所示當(dāng)所輸出的信號是由高電位轉(zhuǎn)換為低電位的時(shí)候，或者是由低電位轉(zhuǎn)換為高電位的時(shí)候，他們所對應(yīng)的閾值電壓是不同的。一旦輸入信號發(fā)生很大的變化時(shí)，輸入才會(huì)發(fā)生改變，反之是不會(huì)發(fā)生改變。從本質(zhì)上來說，施密特觸發(fā)器是一種雙穩(wěn)態(tài)多諧振蕩器（《基于單片機(jī)的車速檢測系統(tǒng)設(shè)計(jì)》2014作者：楊帆）；施密特觸發(fā)器在電路中起到一個(gè)遲滯的作用；下圖為施密特觸發(fā)器的電路圖，如圖3.10所示，以及施密特觸發(fā)器90nm工藝的版圖，如圖3.11所示。圖3.10施密特觸發(fā)器電路圖圖3.11施密特觸發(fā)器版圖3.4差分對版圖設(shè)計(jì)差分電路具有很多的優(yōu)點(diǎn)：具有很高的增益、抗電磁干擾能力強(qiáng)、抗電源噪聲能力強(qiáng)、抗地噪聲能力高、抑制偶次諧波等。下圖為差分對的電路圖，如圖3.12所示，以及差分對90nm工藝的版圖，如圖3.13所示圖3.12差分對電路圖圖3.13差分對版圖3.5電流鏡版圖設(shè)計(jì)給定一個(gè)參考的電流源，使其生成一路或者多條路的輸出電流，為其他電路提供電流，并且輸出電流與參考電流源成比例關(guān)系。下圖為電流鏡電路圖，如圖3.14所示，以及電流鏡版圖，如圖3.15所示。圖3.14電流鏡電路圖圖3.15電流鏡版圖3.6電阻版圖設(shè)計(jì)電阻的選擇會(huì)使電路的性能產(chǎn)生巨大的影響，電阻是一個(gè)用來提供明確或者可以控制的電阻值的器件，大部分的工藝中都提供了多種并且不同的電阻用來進(jìn)行選擇，有些材料適合用來制作高阻值的電阻，有些材料適合用來制作低阻值的電阻；不同的材料所制作的電阻它的精度以及溫度特性都會(huì)有較大的不同，電路設(shè)計(jì)以及版圖設(shè)計(jì)都需要對每個(gè)電阻進(jìn)行合適的選擇；以下是我在90nm工藝中所選取的電阻，如圖3.16所示；以及所繪制電阻的版圖，如圖3.17所示。圖3.16電阻電路圖圖3.17電阻版圖3.7電容版圖設(shè)計(jì)電容是一個(gè)以電場能的形式儲(chǔ)存點(diǎn)能量的器件，它是由兩個(gè)金屬極，中間夾有絕緣介質(zhì)所構(gòu)成，其種類也分為很多種，例如布線電容、MOS電容等，不同的電阻在電路中所起到的作用也是不相同的，在此次繪制版圖中我所采用的是一種MOS電容，MOS管構(gòu)成電容的主要原因，將柵極作為電容的上極板，襯底、源極和漏極短接形成一個(gè)板子的時(shí)候作為電容的下極板，從而有了電容的上極板與下極板，從而將一個(gè)MOS管轉(zhuǎn)換為一個(gè)MOS管電容，其MOS管最大的優(yōu)點(diǎn)在于，在版圖設(shè)計(jì)中會(huì)節(jié)省很大部分的面積，從而節(jié)省成本，提高版圖的性能與降低版圖所需要的功耗。圖3.18電容電路圖圖3.19電容版圖4比較器COMP總體版圖的布局布線設(shè)計(jì)4.1版圖的分層版圖的分層設(shè)計(jì)是將一個(gè)極其復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問題分解成復(fù)雜性較低的設(shè)計(jì)級別，同時(shí)也可以將這個(gè)較低的設(shè)計(jì)級別分解成更低的設(shè)計(jì)級別；這樣的分解可以一直持續(xù)使其成為復(fù)雜性足夠低的一個(gè)設(shè)計(jì)級別，即可以想當(dāng)簡單的由最低級設(shè)計(jì)出來的單元逐級組織行程復(fù)雜的系統(tǒng)，一般來講，設(shè)計(jì)級別越高，它的抽象程度就越高；設(shè)計(jì)級別越低，它的細(xì)節(jié)就越具體。電路版圖有四種基本分層類型：（1）導(dǎo)體：能夠傳輸信號電壓的層都稱為導(dǎo)體層，擴(kuò)散區(qū)，金屬層，多晶硅層以及阱層等都屬于此類。（2）隔離層：隔離層是用于隔離的層，它的垂直方向和水平方向?qū)⒏鱾€(gè)導(dǎo)電層相互隔離開，無論在垂直方向還是水平方向都需要隔離，來避免產(chǎn)生短路現(xiàn)象。（3）接觸和通孔：用于確定絕緣層上的切口。（4）注入層：并沒有明確的規(guī)定一個(gè)新的分層或者接觸而失去定制或者改變已經(jīng)存在的導(dǎo)體的性質(zhì)。4.2版圖的設(shè)計(jì)規(guī)則版圖的設(shè)計(jì)規(guī)則是根據(jù)不同生產(chǎn)廠商根據(jù)不同的工藝要求所設(shè)定的一些版圖設(shè)計(jì)規(guī)則，其中包括金屬間的間距，金屬的最小寬度與最大寬度等等，所以在設(shè)計(jì)版圖過程中，要求設(shè)計(jì)師嚴(yán)格按照設(shè)計(jì)規(guī)則進(jìn)行設(shè)計(jì)，來保證后續(xù)生產(chǎn)廠商生產(chǎn)過程中的順利進(jìn)行。設(shè)計(jì)規(guī)則的含義：其中設(shè)計(jì)規(guī)則每個(gè)工藝有著不同的設(shè)計(jì)規(guī)則，其中包括線寬、覆蓋、露頭、間距、凹口、面積等規(guī)則，本次課題才用的是HHGRACE90nm的工藝，跟以往所用的工藝有所不同，所以在開始繪制版圖前對其所提供的設(shè)計(jì)規(guī)則進(jìn)行學(xué)習(xí)。制定規(guī)則的目的是為了使芯片尺寸在盡可能小的情況下，避免因?yàn)榫€條的寬度偏差以及不同層板套準(zhǔn)偏差帶來的影響，盡可能地提高芯片制備的成品率。1.金屬1-2層設(shè)計(jì)規(guī)則90nm工藝金屬1-2層所遵循的設(shè)計(jì)規(guī)則如表1以及圖4.1所示。表1.金屬1-2層設(shè)計(jì)規(guī)則MetalVIAx(x=1-2)項(xiàng)目符號間距A.MetalVIAx的最大寬度和最小寬度s10.130B.MetalVIAx到MetalVIAx的最小空間d10.170C.如果鄰近的VIA≥3，MetalVIAx到MetalVIAx的最小空間(<0.18um的距離)d20.170D.MetalVIAx到MetalVIAx的最小對角線空間d30.170E.MetalVIAx區(qū)域下METALx-1區(qū)域的最小重疊度d40.005F.對于位于90度角的VIAx，如果一側(cè)VIAx重疊<0.05um，則相鄰一側(cè)金屬重疊d50.050G.對于產(chǎn)量穩(wěn)定的考慮，不建議使用堆棧>4單一ViaxH.不允許旋轉(zhuǎn)45度角注：如果需要最小金屬空間，請使用d3作為Mvia1/2的最小空間圖4.1金屬1-2層設(shè)計(jì)規(guī)則圖解表2.金屬2-3層設(shè)計(jì)規(guī)則金屬2-3層設(shè)計(jì)規(guī)則(最高只用到金屬第三層)90nm工藝金屬2-3層所遵循的設(shè)計(jì)規(guī)則如表2以及圖4.2所示。項(xiàng)目符號間距A.T4VT2的最大寬度和最小寬度s10.330B.T4VT2到T4VT2的最小空間d10.320C.如果鄰近VIA≥3，T4VT2到T4VT2的最小空間(<0.56um距離)d20.500D.T4VT2到T4VT2的最小對角線空間d30.500E.T4VT2區(qū)域下金屬頂1區(qū)域的最小重疊d40.030F.對于位于90度角的VIA，如果一側(cè)VIA重疊<0.05um，則相鄰一側(cè)的金屬重疊d50.080圖4.2金屬2-3層設(shè)計(jì)規(guī)則圖解4.3版圖的匹配規(guī)則版圖設(shè)計(jì)既被稱為設(shè)計(jì)，也被稱為藝術(shù)它的核心思想是通過電路設(shè)計(jì)（差分輸入、差分輸出等設(shè)計(jì)）或者版圖設(shè)計(jì)（對稱、電阻電容的串并聯(lián)技巧等）將工藝的波動(dòng)、電源電壓的波動(dòng)等降低到最小的程度，而為了使其達(dá)到這種程度，在版圖設(shè)計(jì)種使用了大量的對稱、匹配等方法和技巧。匹配是為了使所有的圖形盡量理想化，要匹配的器件被相同因素并以相同的方式影響，把器件以一個(gè)公共點(diǎn)中心圍繞放置稱為共質(zhì)心布置，將器件放在一條直線上對稱放置也可以看做是共質(zhì)心技術(shù)，共質(zhì)心技術(shù)在減少集成電路中存在的熱或工藝的線性梯度影響是非常有效的。匹配的方法：（1）需要進(jìn)行匹配的器件之間盡量挨近，因?yàn)樾酒诓煌奈恢霉ぷ鳝h(huán)境也會(huì)不同，例如溫度等；（2）應(yīng)該使需要進(jìn)行匹配的器件方向保持一致；（3）盡量選擇單位器件進(jìn)行匹配，例如電容電阻，選擇一個(gè)中間值作為電容或電阻，串或并聯(lián)得到其他的電容或電阻；并使單位電容電阻之間靠近擺放并使其方向保持一致，這樣它們的相對匹配精度較好；（4）擺放采用叉指型結(jié)構(gòu)匹配；（5）虛擬器件（dummy）：使器件的中間部位與其邊緣部位所處的環(huán)境一致，使其進(jìn)行刻蝕時(shí)不會(huì)使器件自身的不同部位不匹配；（6）擺放要保證對稱性；布局采用軸對稱；布局采用四角交叉；緩解熱梯度效應(yīng)和工藝梯度效應(yīng)的影響；連線時(shí)同樣也要注意對稱性：同一種金屬層，相同數(shù)量的通孔，同樣長度的金屬線；器件與模塊之間都要盡量使所有東西呈對稱布局；（7）信號線匹配差分信號線要彼此靠近并且保持相同的長度；寄生效應(yīng)，延遲時(shí)間常數(shù)，信號上升、下降的時(shí)間都應(yīng)該相同；（8）器件尺寸的選擇器件的寬度應(yīng)該相同；器件所選用的尺寸要盡量大一些，使工藝刻蝕偏差所占的比例盡量小；4.3.1MOS管的匹配MOS管在進(jìn)行匹配時(shí)要采用尺寸相同的管子，并使其盡量緊湊、方向相同的進(jìn)行擺放，采用共質(zhì)心的原則對MOS管進(jìn)行排列、布線，如圖4.3所示。圖4.3MOS管匹配DUMMY管可以使器件邊緣所處的條件與器件內(nèi)部相同，DUMMY管短路達(dá)到減小寄生的作用4.3.2軸對稱匹配器件在擺放時(shí)要采用抽對稱的方式進(jìn)行擺放，如圖4.4所示，可以是器件的匹配性更好。圖4.4軸對稱匹配4.3.3金屬連線匹配在對器件進(jìn)行金屬布線時(shí)也需要采用對稱的原則進(jìn)行布線，如圖4.5所示。圖4.5金屬連線匹配4.3.4多個(gè)MOS管的匹配將MOS管拆成具有相同數(shù)目的finger，采用共質(zhì)心的排列方式進(jìn)行匹配，如圖4.6所示。圖4.6MOS管的匹配4.3.5中心對稱在器件進(jìn)行多排布局時(shí)，要盡量使器件形成中心對稱，如圖4.7所示，使其更加具有匹配性。圖4.7中心對稱4.3.6具有相同的節(jié)點(diǎn)時(shí)在器件具有相同的節(jié)點(diǎn)時(shí)，可以將器件的相同節(jié)點(diǎn)進(jìn)行合并，如圖4.8所示。圖4.8具有相同節(jié)點(diǎn)4.3.7電阻的匹配電阻在進(jìn)行匹配的時(shí)候需要采用單位電阻，并采用叉指結(jié)構(gòu)，如圖4.9所示。圖4.9電阻的匹配4.4版圖中的閂鎖效應(yīng)（Latchup）4.4.1閂鎖效應(yīng)定義閂鎖效應(yīng)一般是指在MOS管中，PNP或者NPN中，P與N之間很容易形成三極管，從而形成一個(gè)低阻的通道，當(dāng)電源VDD接入后，通過所產(chǎn)生的低阻通道，達(dá)到GND，從而使其MOS管短路會(huì)產(chǎn)生一個(gè)較大的電流，從而導(dǎo)致芯片無法正常工作。如圖4.10所示。4.4.2閂鎖效應(yīng)產(chǎn)生的原因（1）芯片在剛開始工作時(shí)VDD變化導(dǎo)致nwell和Psub之間的寄生電容中產(chǎn)生很大的電流，從而導(dǎo)致閂鎖效應(yīng)的產(chǎn)生；（2）當(dāng)I/O電路的信號變化超出VDD至GND的范圍時(shí)，會(huì)有很大的電流在芯片中產(chǎn)生；（3）ESD靜電加壓，可能會(huì)在保護(hù)電路中引入少量帶電載流子到well或者sub中；（4）當(dāng)很多個(gè)驅(qū)動(dòng)器件同時(shí)運(yùn)作時(shí)，負(fù)載過大使電源和地線突然產(chǎn)生變化（5）Well側(cè)面的漏電流過大圖4.10閂鎖效應(yīng)4.4.3消除閂鎖效應(yīng)的方法（1）避免在電阻材料中，比如擴(kuò)散區(qū)或者多晶硅中，進(jìn)行電源線布線（特別是連到襯底或者TUB接觸孔的電源線，。保持電源節(jié)點(diǎn)在金屬中；（2）把襯底和TUB接觸孔放置在不同類型晶體管之間，此外，要使襯底接觸孔和帶阱的晶體管之間的距離最小化，反之亦然。例如，如果PMOS晶體管在一個(gè)N阱中，那么就把P型襯底接觸孔和PMOS晶體管放的盡可能靠近。在N型TUB（阱）接觸孔和NMOS晶體管之間采用同樣的邏輯；（3）使襯底和TUB接觸孔的數(shù)量盡量最大化；（4）使襯底和TUB接觸孔之間的距離盡量最小化；（5）保證整個(gè)芯片上的襯底和TUB接觸孔能夠達(dá)到均勻覆蓋；（6）使用連續(xù)的條狀或者帶狀襯底和TUB接觸孔。這種技術(shù)在形式上稱為保護(hù)環(huán)，尤其是指這一帶狀接觸孔完全圍繞在晶體管區(qū)域周圍的時(shí)候；（7）把同類型晶體管分放在一起，以避免由于需要防范很多不同區(qū)域的問鎖效應(yīng)而帶來的工作消耗內(nèi)部電路盡可能遠(yuǎn)離外部PAD區(qū)域放置；（8）在襯底或阱區(qū)與晶體管源端的電勢不同的區(qū)域，尤其要注意問鎖效應(yīng)。4.5版圖中的天線效應(yīng)4.5.1天線效應(yīng)定義天線效應(yīng)是指多晶硅在采用反應(yīng)離子刻蝕RIE的過程中，由于反應(yīng)離子刻蝕RIE反應(yīng)室多達(dá)2000多伏的高壓而在多晶硅柵上積累電荷，如果多晶硅柵的面積較大，電荷的積累就會(huì)越多，從而產(chǎn)生相應(yīng)的電壓，從而使柵氧化層被破壞并導(dǎo)致晶體管失效。4.5.2天線效應(yīng)的解決方法方法一：金屬跳層（1）可以通過將柵條分成較小的模塊的方式，減少每個(gè)模塊上產(chǎn)生的電壓，然后再用金屬將分開的柵連接起來。（2）如果是金屬層，可以使用更高一層的金屬來割斷本層的大面積金屬，從而減小本層的金屬面積。方法二：用PN結(jié)將其電荷引入襯底在標(biāo)準(zhǔn)單元的輸入處增加鉗位二極管，也稱為NAC（NetAreaCheck,網(wǎng)絡(luò)節(jié)點(diǎn)區(qū)域控制）鉗位二極管；在設(shè)計(jì)標(biāo)準(zhǔn)單元的時(shí)候，必須要保證任何的輸入都被下拉，即受到保護(hù)，鉗位二極管對任何有害的電壓都可以形成對襯底的通路，確保柵能與擴(kuò)散區(qū)連接。4.6版圖中的寄生效應(yīng)4.6.1寄生效應(yīng)的產(chǎn)生兩種材料之間會(huì)產(chǎn)生寄生電容；電流流過的地方會(huì)產(chǎn)生寄生電阻；高頻電路導(dǎo)線具有寄生電感；器件自身就會(huì)有寄生效應(yīng)。4.6.2寄生電阻每一根金屬線上都存在寄生電阻。減小寄生電阻的方法：（1）加大金屬線的寬度，減小金屬線的長度；（2）假如金屬線太寬，能夠用使用多層金屬并聯(lián)走線的方式，來減少寄生電阻的產(chǎn)生。4.6.3寄生電容寄生電容的產(chǎn)生是因?yàn)殡娐分械碾娮釉g或者電路模塊之間，因?yàn)楸舜酥g相互接近所構(gòu)成的電容，寄生電容是寄生元件，是不能防止的，同時(shí)也是在設(shè)計(jì)時(shí)不希望得到的電容特性，寄生電容經(jīng)常會(huì)造成雜散振蕩。減小寄生電容的方法：（1）使敏感信號線盡量更短；（2）選擇較高層的金屬走線：最高層的金屬，和襯底的距離最大，單位面積的電容最小；（3）使敏感信號線之間有較大的距離；（4）盡量不要在較長距離同時(shí)走線；（5）盡量不要在電路模塊上走線；（6）要繞開敏感節(jié)點(diǎn)。4.7比較器總體版圖的布局與布線設(shè)計(jì)

1.比較器電路模塊金屬1層布局布線2.比較器電路模塊金屬2層布局布線3.比較器電路模塊整體布局布線5比較器版圖驗(yàn)證5.1版圖驗(yàn)證的概述版圖設(shè)計(jì)的過程是需要遵循一定的規(guī)則的，否則設(shè)計(jì)的版圖代工廠不具備加工能力，所設(shè)計(jì)的芯片也是無法被制造出來的，版圖設(shè)計(jì)中所遵循的規(guī)則通常稱為設(shè)計(jì)規(guī)則（Designrule）,在版圖設(shè)計(jì)的過程中需要不斷地進(jìn)行設(shè)計(jì)規(guī)則的檢查，這個(gè)過程就稱為DRC驗(yàn)證（Designrulecheck）,只有符合設(shè)計(jì)規(guī)則的版圖，才可以確保芯片