2013年射頻和模擬混合信號技術(shù)進展

4高頻和混合信號技術(shù)4.1rf-ams技術(shù)-器件高頻技術(shù)（rf）和模擬混合信號（ams）為快速同步的先進通信和“米下通明”市場的開發(fā)服務，這是許多專注于實現(xiàn)未來商業(yè)網(wǎng)絡最終成功的必要和最重要的技術(shù)的需要和核心。支持應用如雷達成像、國防和國土安全的通信產(chǎn)品和新興產(chǎn)品都具有MtM、RF和AMS技術(shù)賦予的功能。這些技術(shù)正在成為大批量制造的關(guān)鍵驅(qū)動力。消費類產(chǎn)品占據(jù)半導體需求一半以上。第4代(4G)移動電話和平板電腦現(xiàn)在有更高的RF和AMS半導體含量,與幾年前只有5%的市場份額相比,現(xiàn)在占據(jù)移動市場的相當大部分。例如iPad有19個以上的RF和AMS前端元器件。RF和AMS市場的消費者部分對成本非常敏感。憑借能夠滿足相似技術(shù)要求的不同技術(shù),上市時機和總體系統(tǒng)成本將支配技術(shù)的選擇。包括眾多RF和AMS技術(shù)的4個主要RF和AMS技術(shù)-器件小組是:1)RF互補金屬氧化物半導體(CMOS)2)IV族硅雙極和BiCMOS3)III-V族化合物半導體4)無源片上元件與RFCMOS不同,在RF和AMS一章討論的某些技術(shù)落后于可靠制造所需的技術(shù)和加工能力。對這些技術(shù)RF和AMS路線圖更強調(diào)原型能力,而非與大多數(shù)其他ITRS章節(jié)相關(guān)的CMOS批量生產(chǎn)。器件技術(shù)的品質(zhì)因數(shù)(FOM)與支持系統(tǒng)性能要求所需的電路級FOM相關(guān),并驅(qū)動RF和AMS技術(shù)的開發(fā)。FOM通常是指低噪聲放大器(LNA)、壓控振蕩器(VCO)、功率放大器(PA)、模擬-數(shù)字轉(zhuǎn)換器(ADC)以及串行器-解串器(SerDes)的品質(zhì)因數(shù)。本章所呈現(xiàn)的技術(shù)依賴于許多材料系統(tǒng),其中有一些是與CMOS工藝相兼容,諸如硅鍺等,而另外一些材料與傳統(tǒng)CMOS工藝不兼容,如周期表上III族和V族元素組成的化合物半導體。化合物半導體用于今天的新興研究器件更顯重要性,尤其用于基于擴展摩爾定律(MtM)技術(shù)的器件,此類器件在2013版ITRS的其他章節(jié)被描述并已交付市場。2013版ITRSRF和AMS一章目的如下:●提出RF和AMS技術(shù)面臨的挑戰(zhàn)以滿足圖RFAMS1(譯者注:原文無此圖)所示的示例性應用需求。從射頻(0~0.4GHz)、微波(0.4GHz~30GHz)到毫米波(30GHz~300GHz)的應用頻段通常驅(qū)動不同的技術(shù)要求,這已在本章體現(xiàn)。在未來幾年,我們將討論超出300GHz的應用,因為它們已出現(xiàn)在市場。●提出硅RFCMOS,硅雙極晶體管的挑戰(zhàn)和要求,包括SiGe異質(zhì)結(jié)雙極晶體管(HBT),硅/硅鍺BiCMOS(雙極+CMOS),III-V族化合物半導體器件和無源芯片上元件技術(shù),以滿足應用需求。我們依據(jù)的技術(shù)需求適于IV族雙極型和III-V族化合物半導體器件,并與參考輸入數(shù)據(jù)相一致,但不一定與ITRS2013版其他章節(jié)提出的CMOS技術(shù)需求表保持一致。ITRS成員期望在2014年ITRS更新版對所有器件技術(shù)有一個統(tǒng)一和一致的輸入數(shù)據(jù)集。4.2柵極電阻對fmys人們很容易認為在高性能(HP)和低待機功耗(LSTP)路線圖中按比例縮小使得基本器件的數(shù)字特性穩(wěn)步提高也將導致射頻和模擬性能的持續(xù)改進。但事實上,數(shù)字路線圖涉及的很多尺寸、材料、結(jié)構(gòu)變化降低或至少改變了射頻和模擬器件行為。例如,眾所周知halo或小型植入物降低晶體管的增益,即使在長的溝道長度。隨著尺寸縮小,射頻性能的物理設計優(yōu)化的新權(quán)衡將是必要的,因為作為限制因素的不同機理出現(xiàn)將確定本地互連到設備的寄生阻抗。在極大程度上忽略數(shù)字電路性能的考慮,柵極電阻已成為RF品質(zhì)因數(shù)的關(guān)鍵限制。考慮FET的最小噪聲因子表達式。再考慮最大振動頻率的下列表達式:這些變量適用的常規(guī)定義:Ri是本征溝道電阻,Rs是串聯(lián)電阻,Rg為柵極電阻,go是輸出電導,gm是跨導,Cgs是柵極到源極電容,Cgd是柵極至漏極的電容。高柵極電阻降低fMAX,提高FMIN。對于給定器件,柵極電阻依賴于器件的幾何形狀細節(jié)。例如,假設一個兩邊接觸的柵極如下所示。此外,假定柵是由材料堆疊而成,其特征可用水平薄層電阻RSH表示。然后,我們可以找到一個最佳的溝道寬度,使柵極電阻最小化,如下所述。柵極電阻用3個附加元件模擬:1)接觸電阻(如結(jié)構(gòu)顯示的2個并聯(lián))2)接觸和有源柵間的水平電阻3)有源柵電阻接觸貢獻由電阻率除以接觸面積給出。加入的電阻位于觸點和有源柵極之間的兩個橫向鏈接。有源器件的水平貢獻是由兩邊接觸的分布柵極電阻的著名表達式給出。這里的鏈接區(qū)域假定為3個柵極長度。在此給出表達式:一般憑經(jīng)驗發(fā)現(xiàn)優(yōu)化柵極寬度,考慮到給定布局的寄生電容的影響,品質(zhì)因數(shù)之一是試圖優(yōu)化晶體管的本征電阻。比如,考慮FMIN表達式中的(Rs+Rg)項,最優(yōu)柵極寬度可以表示為:典型的器件模型僅表征本征晶體管電容,或在高頻模型的通例中,將表征具體器件布局的第一或第二級布線的布線電容。允許單個模型模擬多種布線配置中的器件行為,但需要提取該布線的寄生阻抗,并包括在電路模擬中。這對于毫米波設計尤其是一個挑戰(zhàn),此設計典型地將單個晶體管連接到金屬頂層的傳輸線上。反映在HP和LSTP路線圖,器件結(jié)構(gòu)的根本性變化如多柵和/或全耗盡SOI的引入是必要的,以維持性能和密度的持續(xù)改進。這些結(jié)構(gòu)阻止與器件本體相接觸。因此,這些器件的電特性與傳統(tǒng)CMOS根本不同。潛在益處包括更高的電壓增益和較低的漏極與本體間的耦合。隨著電源電壓的不斷降低,這些差異對電路設計造成重大挑戰(zhàn),并驅(qū)動對現(xiàn)有設計庫顯著變革的需求。因此,將傳統(tǒng)的高精度模擬/RF驅(qū)動器件與可縮小的CMOS器件相集成的制造方式可能需要單獨的工藝步驟。盡管如此,系統(tǒng)級芯片(SOC)應用的推動力是支持可選模擬或高壓器件的合并,從而擴大潛在器件種類,盡管成本會隨之增加。4.2.2雙極器件與t/fmoa器件的工藝對比HS-NPN晶體管面臨的主要挑戰(zhàn)是通過更積極的垂直分布增加統(tǒng)一電流增益截止頻率fT,同時仍然保持Fmax>fT,即低的基極電阻(RB)和低基極-集電極電容(CBC)。已經(jīng)提出一些新型器件架構(gòu)和新的自對準方案以改進RB×CBC權(quán)衡。在表RFAMS2節(jié)點N1外,為了滿足fT/Fmax性能要求,預計新型器件結(jié)構(gòu)中的一個將要改變。此外,這些結(jié)構(gòu)的BiCMOS兼容性需要得到證實,最高頻率應用的數(shù)字容量要求可能會隨時間而增加。雙極器件面對的第二大挑戰(zhàn),一般來說(包括III-V族),是減少發(fā)射極寬度以緩和fT峰值工作電流的增加。減少集電極厚度和增加集電極摻雜,在N5節(jié)點fT峰值電流密度(JC)最終將增加至120mA/μm2。它可以增加基極-集電極結(jié)開關(guān)速度(CCB/IC)但從布線和自加熱的角度處理此電流越來越具有挑戰(zhàn)性。減少總電流和功率的一種方法是減少發(fā)射極寬度,只要目前的發(fā)射極寬度為0.13μm,對于光刻不具有挑戰(zhàn)性,但障礙在于發(fā)射極電阻。發(fā)射極電阻的關(guān)鍵部分是在通孔-硅化物-聚乙烯界面和發(fā)射極聚乙烯單區(qū)域間形成的界面電阻,該單區(qū)域隨同逆發(fā)射極區(qū)按比例縮小。更普遍的,在路線圖結(jié)束時HS-NPN路線圖假設所有的界面和接觸電阻可以減少一半,雖然滿足這個目標的解決方案還不存在。4.2.3其他方面的挑戰(zhàn)III-V族化合物半導體技術(shù)與硅技術(shù)相比具有許多相似性,但在許多方面明顯不同。其中III-V族器件面臨的獨特挑戰(zhàn)是成品率(可制造性)、襯底尺寸、熱管理、集成密度、直流/射頻色散(柵極/漏極滯后)、介質(zhì)加載和高場可靠性。其中常見的硅基電路面臨的挑戰(zhàn)是需要改進效率和線性/動態(tài)范圍,尤其是用于通信的功率放大器。與硅基電路技術(shù)不同,III-V族微波和毫米波電路通常構(gòu)建在高電阻率或半絕緣襯底上。直徑150mm半絕緣GaAs晶圓是日常可用的,正在成為事實上的標準,盡管不少代工廠仍然生產(chǎn)100mm晶圓GaAs集成電路。向直徑較大的襯底發(fā)展不僅受到規(guī)模經(jīng)濟和芯片成本的驅(qū)動,而且受到設備可用性驅(qū)動。GaAs是Si晶圓后的第2代或更多個代,InP和SiC是GaAs后的一代化合物半導體。如果III-V族半導體工業(yè)能夠從加工設備的進步中獲益,襯底尺寸跟上Si發(fā)展的幅度是至關(guān)重要的。可以在大直徑硅晶片上制備III-V族器件。當用于發(fā)光二極管(LED)的導電GaN襯底的開發(fā)已經(jīng)取得顯著進展時,今天半絕緣GaN襯底尚無生產(chǎn)來源。對于大多數(shù)微波/毫米波(高功率)應用,GaN器件外延依賴于SiC基質(zhì)襯底,幾家公司現(xiàn)在提供針對客戶要求規(guī)格的SiC襯底GaN外延層。多個供應商可以提供直徑100mm、高電阻率SiC襯底的高質(zhì)量器件,并計劃擴展到基于行業(yè)需求的直徑150mm襯底。近日,Si上生長GaN取得顯著進步,并已驗證直徑200mm的GaN外延晶圓器件質(zhì)量。無論如何,這種發(fā)展正在受到功率調(diào)節(jié)/轉(zhuǎn)換器電路市場的推動,其電路工作在MHz頻率,不需要高電阻率襯底。Si上生長GaN開辟了在硅代工線制造GaN電路,以及將氮化鎵放大器與SiCMOS控制電路異構(gòu)集成的可能性。功率放大器是III-V族器件的最大用途之一。提高放大器的效率是III-V族功率放大器所有應用,包括商業(yè)(如手機和基站)、軍事(如雷達)和毫米波的一大挑戰(zhàn)。這主要是探索更有效的放大器結(jié)構(gòu)來解決:多爾蒂(Doherty)、漏極調(diào)制和更高的工作效率等級(D級,F級和S級)。然而,成功的設計和實施這些放大器結(jié)構(gòu)確實需要在頻率響應,增益和晶體管基本構(gòu)建塊效率方面的進一步提高,同時不影響擊穿或工作電壓。III-V族器件實現(xiàn)這些改進既是優(yōu)勢又是一個挑戰(zhàn)。這些高效率結(jié)構(gòu)必須持續(xù)滿足嚴格的線性度性能要求,并且不會大幅度增加系統(tǒng)成本。自適應數(shù)字預失真(DPD)設計通過對輸入信號在數(shù)字域預失真以補償器件的非線性,將有助于滿足線性要求。該預失真器的自適應行為也緩和了熱時間常數(shù)和器件性能隨時間漂移的問題。例如對于基站,GaN可能在某些高效率結(jié)構(gòu)級別提供了橫向擴散MOS(LDMOS)優(yōu)勢。今天,上述線性化技術(shù)已用于多芯片組件。更高的集成度和/或III-V族器件與硅CMOS控制電路的異構(gòu)集成,可以提供體積更小、性能更高、成本更低的解決方案。高效率結(jié)構(gòu)部署為與體系結(jié)構(gòu)兼容的器件設計帶來一個機會,并且可以進一步提高效率。例如,多爾蒂型器件將具有峰值功率和峰值效率阻抗,目的是實現(xiàn)負載調(diào)制的最大效益,這種結(jié)構(gòu)依賴于提高效率而不犧牲峰值功率。驅(qū)動器件發(fā)展的品質(zhì)因數(shù)是功率放大器結(jié)構(gòu)的函數(shù)。提高品質(zhì)因數(shù)可能導致設計一個特定的功率放大器結(jié)構(gòu)的器件。一個用于多爾蒂放大器的器件可能在輸入信號包絡跟蹤結(jié)構(gòu)表現(xiàn)欠佳。了解這些品質(zhì)因數(shù)可使器件制造商進一步提高功率放大器的效率。用于通信和雷達的功率放大器件和模塊面臨的另一個挑戰(zhàn)是需要增加工作頻率和調(diào)制功能,同時在相同或更低成本下滿足日益嚴格的線性度要求。例如,消費者希望提高便攜式器件的功能同時不大幅增加器件成本。滿足這些相互沖突的要求是未來功率放大器模塊發(fā)展面臨的最大挑戰(zhàn)。影響技術(shù)選擇的近期一些客戶要求的實例如下。隨著全球移動通信系統(tǒng)-增強數(shù)據(jù)率演進(GSM-EDGE)、高速分組接入(HSPA)、長期演進(LTE)和其他通信標準的出現(xiàn),對線性功率放大器和飽和功率放大器的需要有所集中,功率放大器設計師現(xiàn)在必須提供線性操作。通信標準的增加導致多模、多頻帶(毫米波多頻帶)市場份額的增長,包括GSM-EDGE、LTE、HSPA、附加的開關(guān)功能、內(nèi)置負載可調(diào)性,以盡量減少所需放大器的數(shù)目。隨著平均RF發(fā)射功率下降,有一個中等功率效率提高的重點(16dBm)。一個解決方案包括芯片上向旁路或所有功率放大器級的轉(zhuǎn)接。這個芯片轉(zhuǎn)接驅(qū)動RFFET和HBT集成在同一芯片。最近這種一體化正在擴展到多電源點的效率測量,增加了偏壓控制和轉(zhuǎn)接操作的復雜性。功率放大器用戶要求越來越復雜的偏置電路。負載匹配是功率放大器和天線共同面臨的挑戰(zhàn)。自適應天線匹配也是需要考慮的重要工作。一些用戶需求的例子包括:1)使能管腳/模式控制2)溫度補償電路3)自動偏壓控制,功率放大器感應功率并基于功率設置偏壓4)不需要參考電源電壓的電路上述要求3)可能需要將功率檢測器/耦合器集成到功率放大器模塊。同時,僅使用NPN晶體管來滿足上述要求4)是有挑戰(zhàn)性的。一般情況下,滿足上述要求是BiFET集成的推動力,此處FET必須是高質(zhì)量的模擬場效應晶體管。持續(xù)關(guān)注這一領(lǐng)域使得BiCMOS成為GaAsHBT一個有吸引力的替代選擇,雖然它有射頻缺點。同時,負載匹配是另一個挑戰(zhàn),顯著受到功率放大器和天線的影響。自適應天線匹配為設計者提供了附加選項。所有便攜式應用的另一個挑戰(zhàn)是電池技術(shù)的變遷。電池接近壽命終期的電壓下降對功率放大器供應商提出了一個重大技術(shù)和設計挑戰(zhàn)。這對系統(tǒng)級發(fā)生的一切將有巨大影響。功率放大器仍然需要工作在4V~5V電壓,也可以在較低電壓如2.4V下工作。因此功率放大器的工作范圍將增寬。如果所需的輸出功率保持不變,那么將需要某種形式的負載線開關(guān)。不論手機制造商是否提供這些,功率放大器供應商將影響使用技術(shù)的選擇。另一個后果是,功率放大器中使用的晶體管將被要求在更高的電流密度下操作,以滿足同樣的要求。難以置信的成本敏感性和功率放大器傾向使用系統(tǒng)級封裝(SIP)的事實使得技術(shù)趨勢難以預測。基站應用選擇GaNFET面臨的挑戰(zhàn)是持續(xù)的產(chǎn)品價格壓力,盡管該技術(shù)具有比硅技術(shù)更出色的優(yōu)勢。如果GaN在基站設施開始取代硅,那么大批量生產(chǎn)將推動成本下降,其成本曲線劇烈程度如同手機采用GaAs和SiGe半導體技術(shù)一樣。額外的III-V族器件面臨挑戰(zhàn)是:1.特別用于功率設備的按比例縮小器件的可靠性;2.散熱技術(shù),包括晶圓減薄和高功率密度器件如GaN的定點冷卻;3.功率器件和相關(guān)無源元件如電容器和薄膜電阻的高擊穿電壓;4.非自然氧化物鈍化和用于混合信號、增強/耗盡(E/D)模式器件和按比例縮小器件的介電材料;5.降低泄漏電流和理解失效機理,特別是本質(zhì)具有壓電特性的氮化鎵材料。6.功率放大器以及收發(fā)器模塊的混合信號和增強功能的高成品率多層互連,包括了解和減輕由于多層互連/介質(zhì)存在,介質(zhì)加載對FET的影響。7.整體收益率和均勻性的改善以推動成本下降。8.集成在密集多芯片模塊上的不同器件和材料技術(shù)的工藝兼容性,(特別是那些基于新興封裝/集成技術(shù),如飛思卡爾的重新分布芯片封裝(RCP),DRAPER實驗室集成超高密度(iUHD)技術(shù))和新興的芯片與芯片異構(gòu)集成技術(shù)。例如,一個4mm×4mm功率放大器可能有十幾個表面貼裝件,2個GaAsHBT管芯,1個CMOS控制器偏置芯片,聲表面波/體聲波(SAW/BAW)濾波器和s開關(guān)。4.2.4寄生蟲過濾技術(shù)RF和AMS電路所需的片上無源元件的實現(xiàn)為集成這些功能的系統(tǒng)級芯片帶來了嚴重的挑戰(zhàn)。制備有源晶體管器件的工藝和互連可以用于制備無源元件,但實現(xiàn)這些器件期望特性通常需要專用掩模和加工步驟。因此,有源和無源器件的協(xié)同集成導致了工藝復雜性,并導致生產(chǎn)控制方面的挑戰(zhàn)。寄生阻抗,例如電容、電阻、和互連的自感或互感,用于形成器件的薄膜電阻,襯底電阻和損耗,電介質(zhì)泄漏都限制了無源元件的性能。這些寄生阻抗對無源片上元件性能的影響將在技術(shù)要求一節(jié)詳述。對于任何半導體技術(shù),無論是CMOS、BiCMOS工藝、III-V族半導體還是HVMOS,一個關(guān)鍵挑戰(zhàn)是以盡可能低的成本實現(xiàn)無源元件的預期應用。除了金屬-絕緣體-金屬(MIM)電容器,無源片上元件可以使用半導體工藝現(xiàn)成的基本層來形成,如電阻器、MOS電容器和變?nèi)荻O管,并在互連層形成電感和金屬間(又名金屬-氧化物-金屬,或MOM)電容器。如果這種元件的性能不足,可能有必要引入額外的掩模和工藝,以形成高性能的無源元件。提供低成本和高質(zhì)量無源元件的挑戰(zhàn)直接來自互連尺寸的按比例縮小。單個金屬厚度以及整體堆疊高度減小,導致電阻損耗和垂直寄生電容增加。這限制了芯片上集成電感器、變壓器、MIM和金屬間(MOM)電容器的Q值。4.3其他考慮4.3.1如何促進rf和ams創(chuàng)新制造具有增強功能和性能的大容量創(chuàng)新的RF和AMS產(chǎn)品,如采用納米電子技術(shù)的MEMS/NEMS,全球競爭是激烈的,因為各國希望增強經(jīng)濟實力,并為公民創(chuàng)造新的就業(yè)機會,而企業(yè)希望通過使用最新技術(shù)來推出更高價值的器件,以擴大市場份額和利潤。國際標準和相關(guān)計量學是RF和AMS創(chuàng)新各個階段成功的顯著驅(qū)動力——從研究、開發(fā)、初始部署、大批量商品化、初始使用壽命結(jié)束,到再循環(huán)利用和處置。標準能夠確保互操作性,并減少不同設計實施的次數(shù),從而節(jié)省工程資源,用于創(chuàng)新真正的微分電路。同樣重要的是,標準極大影響商業(yè)模式和成果。那些給ITRS路線圖作出貢獻的專家也具有促進國際標準和配套測量所必需的精湛技能。通過這樣做,專家們增加了可能性,即國際標準和配套測量將更好的與未來ITRS目標和路線圖保持一致。4.4ci-ro系統(tǒng)及其芯片的發(fā)揮我們在此列出許多RF和AMS技術(shù)的一些共同趨勢。這些趨勢為開發(fā)RF和AMS章節(jié)未來版本及其更新版本提供了一個框架。使用移動毫米波通信網(wǎng)絡是解決頻譜短缺很有前途的解決方案。因此,在毫米波段移動器件上有很多需要探索的工作。我們期望在未來射頻和AMS章節(jié)版本中有更多技術(shù)支持網(wǎng)狀網(wǎng)絡。這種潛在應用被認為是射頻集成電路必不可少的圣杯,特別是硅射頻集成電路能夠降低成本,帶來更密切的商業(yè)應用。盡管我們距此目標還有很長的路,有幾個創(chuàng)新點幫助實現(xiàn)這一目標,如下所示:1)堆疊器件以提高輸出功率,比傳統(tǒng)更有效的放大器配置,InP或GaN與硅結(jié)合得到兩全其美的器件。2)利用硅的數(shù)字處理能力以線性化固有的非線性但有效率的發(fā)射機。3)多輸入多輸出(MIMO)以得到具有高多徑衰落的通道連通性,充分利用硅處理能力和小天線尺寸。今年CMOS路線圖在PIDS一章嘗試更準確地表達高性能和低待機功率技術(shù)晶體管的射頻和模擬性能。PIDS提出3個CMOS晶體管結(jié)構(gòu)選項,時間上是重疊的,我們反映出相同選項。在系統(tǒng)驅(qū)動一章提出了品質(zhì)因數(shù),考慮2個電路級品質(zhì)因數(shù)是有益的,使用晶體管級品質(zhì)因數(shù)可以估算出電路級品質(zhì)因數(shù)值。首先,依據(jù)低噪聲放大器品質(zhì)因數(shù)的上限可以比較CMOS、SiGeHS-NPN和InPHEMT的性能潛力。圖RFAMS6表明,與SiGe和III-V族晶體管相比,CMOS大致同樣適用于實現(xiàn)60GHz的低噪聲放大器。如果我們考慮功率放大器,結(jié)果與上述不同。功率放大器的品質(zhì)因數(shù)可以依據(jù)器件品質(zhì)因數(shù)進行估計,如同系統(tǒng)驅(qū)動一章所描述。圖RFAMS7的技術(shù)比較顯示出InP的清晰優(yōu)勢,特別是GaNHEMT超越CMOS的優(yōu)勢。此外,SiGeNPN表現(xiàn)出與GaNHEMT同樣好的性能。必須注意的是這些品質(zhì)因數(shù)不提供整個圖片。例如,他們忽略了一個事實,負載電阻需要實現(xiàn)假定的輸出功率,對于Si器件此輸出功率將非常低,基本說明了一個不切實際的設計點。功率放大器應用的CMOS技術(shù)性能預計將隨技術(shù)按比例縮小顯著下降。強調(diào)的事實是盡管帶寬可能高,晶體管增益卻受到低頻值限制。相對于其他器件技術(shù)實現(xiàn)一個給定應用的CMOS適合性將取決于性能,也將取決于其他因素包括成本和集成度。4.4.2si/sige機理和bic工藝路線面臨的挑戰(zhàn)利用模擬生成晶體管表使得HS-NPN路線圖向前發(fā)展一步,允許提供一致的電路品質(zhì)因數(shù)數(shù)值。此路線圖受到從一個BiCMOS工藝節(jié)點移動到下一個節(jié)點所需要的性能增長的驅(qū)動,但這種改進步伐是通過技術(shù)挑戰(zhàn)加權(quán),正如目前所估計。Si/SiGe雙極和BiCMOS工藝路線圖面臨的技術(shù)挑戰(zhàn)是多方面的,涉及新的體系結(jié)構(gòu)開發(fā)、垂直剖面控制、電阻降低,并與先進的CMOS節(jié)點相集成。但這些挑戰(zhàn)可能不是今天唯一的精彩表演。事實上路線圖的步伐也帶動了市場,這是理所應當?shù)摹Ｔ谶@方面,高速NPN型BiCMOS技術(shù)的開發(fā)目前受到光通信的驅(qū)動,新興毫米波市場有望在未來推動更大批量生產(chǎn)。這些批量目前很難估計,因為它們涉及新的應用(取決于市場的成功開發(fā)),而且這些市場的一部分也被CMOS和III/V技術(shù)所覆蓋。4.4.3低噪聲系數(shù)的應用由于其優(yōu)越的傳輸性能和較高的擊穿電場,基于III-V族化合物半導體的器件將繼續(xù)服務于如下應用的細分市場:1)主要受性能驅(qū)動和較少受成本驅(qū)動;2)硅技術(shù)不能滿足性能要求,如高動態(tài)范圍或低噪聲系數(shù)的場合。例子包括用于手機小靈通的InGaPHBT,用于商業(yè)和軍事的微波和毫米波大功率前置放大器和真空管替代品的GaNHEMT,以及用于毫米波和亞毫米波收發(fā)器的InPHEMT和HBT。通過柵極長度(發(fā)射極寬度)的按比例縮小與更重要的外延或能帶工程相結(jié)合,化合物半導體將繼續(xù)發(fā)展,隨著時間推移III-V族器件將與硅技術(shù)融合(通過異構(gòu)集成)導致“最好結(jié)功能”的系統(tǒng)級芯片產(chǎn)生。4.4.4集總元件的選擇我們僅解決無源片上元件的挑戰(zhàn)和需求。組裝和封裝一章處理無源芯片外和嵌入式元件。我們解決集總元件,如電容器、電阻器、電感器和變?nèi)荻O管,主要工作在頻率小于30GHz的場合。我們也開始處理基于傳輸線的無源分布式元件,主要應用在頻率高于30GHz的場合。5光刻5.1應獸藥點半間距本章討論了可能滿足ITRS路線圖的器件所需的分辨率和圖案質(zhì)量要求的各種光刻方法。表LITH1光刻技術(shù)要求,顯示了2014年至2028年這些基本圖案的要求。這個表第一次包括接觸孔間距和鰭式場效應晶體管(FinFET)鰭片半間距。FinFET在2012年引入生產(chǎn),其鰭片是包含F(xiàn)inFET芯片中最小間距的一半。接觸孔和其它孔模式,如通孔和互補光刻切口是一些最困難的圖案生成模式。可實現(xiàn)的最小半節(jié)距總是比可分辨的線條和間距大。預測的線和空間半節(jié)距以及鰭片間距的一半來自基本器件路線圖。覆蓋和關(guān)鍵尺寸(CD)控制要求是從這些半節(jié)距計算而來的。邏輯最小接觸孔間距來自于CMOS邏輯器件的基本設計要求。內(nèi)存接觸孔間距來自實際器件結(jié)構(gòu)數(shù)據(jù),并推測假設未來的接觸孔間距與線和空間間距的相似比。該表還顯示伴隨相關(guān)工具數(shù)值孔徑(NA)的芯片尺寸和晶圓平整度要求。5.2光刻膠和無缺陷蔽裝技術(shù)在近期內(nèi),最關(guān)鍵的挑戰(zhàn)涉及到多版圖生成技術(shù)和遠紫外光刻(EUV)。4次圖案生成技術(shù)的出現(xiàn)并不會增加掩模圖案的復雜性,但它確實推動覆蓋、CD控制掩模圖像位置、工藝成本和周期時間。EUV最大的問題是電源。沒有充足的電源,EUV的成本會很高因為產(chǎn)量很低。據(jù)2013年報道,EUV試用工具在每小時加工2到3片晶圓。據(jù)報道EUV光源在中間焦點時功率范圍為40~55瓦,采用15mJ/cm2光刻膠每小時光刻43片,但尚未有任何此光源的實用案例報道。即使有足夠的光源功率,還有其他關(guān)鍵的短期挑戰(zhàn)。EUV掩模基礎(chǔ)設施在足夠大程度上需要準備就緒,客戶可以購買合理數(shù)量的無缺陷掩膜版。光刻膠和光刻膠后緒處理必須改進以保障足夠的圖案質(zhì)量以制備滿足性能指標的功能器件。定向自組裝(DSA)在短期內(nèi)對簡單圖案具有可能性,但它需要驗證足夠低的缺陷和良好的圖案套準以實現(xiàn)可行性。從長遠來看必須增加EUV光源功率。當路線圖移動到更小的特征尺寸,這不僅降低成本,它也會改善可能出現(xiàn)的散粒噪聲和光刻膠性能問題。EUV還需要擴展數(shù)值孔徑到高于0.40。但這樣的數(shù)值孔徑需要來自鏡子更大的反射角度以裝配一個EUV透鏡。這會產(chǎn)生透鏡設計問題和EUV反射鏡在不同角度統(tǒng)一的反射率問題。解決此問題的方法之一是改變透鏡的放大因子。這需要更小的曝光場或更大的掩膜版,這兩者都對自身提出挑戰(zhàn)。所有的其他成像技術(shù)也有其各自的挑戰(zhàn)。DSA需要DSA可兼容設計或新的具有更多設計靈活性的DSA實施。無掩模光刻技術(shù)需要有實際工作的工具。壓印必須改善其缺陷。最后無論使用何種圖案生成技術(shù),需要解決許多計量挑戰(zhàn)。這些挑戰(zhàn)總結(jié)在表LITH2。5.3環(huán)境法上的改進目前應用于半導體制造的光刻技術(shù),使用幾個波長的投影光刻機和掃描儀解決一個半導體器件上生成多層圖案的需求。最高分辨率的光刻技術(shù)是使用波長193nm(ArF)和1.35NA透鏡的浸入式掃描儀。這種類型的光刻已是眾所周知。它有一個40nm半間距分辨率極限用于直線和空間的簡單圖案,一個較大的分辨率極限用于其他類型的圖案。小于40nm半間距已經(jīng)用于生產(chǎn),通過印刷40nm半間距或更大的圖案,再利用工藝步驟將間距減半(圖案加倍),或是通過每層一次以上曝光模式,將兩個印刷圖案融合到一個更高分辨率級圖案。相對簡單的圖案,如閃存或FinFET器件的鰭片的最小半間距模式采用自對準雙重圖案(SADP)生成技術(shù)。這將創(chuàng)建單獨的平行線,然后需要一個額外的“切”的步驟,創(chuàng)建短線段。使用線和空間圖案跟隨“切”被稱為互補光刻技術(shù)。DRAM和邏輯芯片中的金屬層可以有無法用SADP制備的更復雜圖案。這些金屬層要求光刻刻蝕、光刻刻蝕(LELE)型雙重圖案生成而不是SADP。這個技術(shù)每層需要2次曝光和圖案生成步驟,比SADP更昂貴。分辨率的進一步提高可以通過4次圖案生成模式完成,在晶圓上利用浸沒式光刻工藝步驟,使圖案倍增再倍增。但這只被非常簡單的圖案所驗證。其他類型的圖案需要更復雜的多版圖生成技術(shù)或一些新技術(shù)實施來驗證。從歷史觀點來看,光刻分辨率的改進是通過降低曝光波長、采用改良材料與工藝增加曝光工具的數(shù)值孔徑來實現(xiàn)的。193nm曝光工具的數(shù)值孔徑無法擴展是因為尚未發(fā)現(xiàn)更高指數(shù)的浸沒液體。較小光學波長如157nm無法使用是因為缺少合適的浸沒液體和/或缺乏透鏡材料。所以半導體工業(yè)界通過使用13.5nm波長的EUV來努力提高分辨率。2013年開始將0.33NA的EUV曝光工具用于芯片研發(fā)和中試線生產(chǎn),并在2014年上半年投入使用。這些工具的分辨率能力是,接觸孔半間距小于30nm,線與空間半間距小于20nm。如果曝光工具有足夠的產(chǎn)能用于生產(chǎn)使用,必須更新以使用更亮的光源。這樣的EUV光源尚未得到驗證。所以EUV是一個可能的選擇以滿足光刻路線圖未來需要。EUV光刻的當前能力和未來挑戰(zhàn)的細節(jié)在“EUV光刻”一節(jié)得到描述。還有些EUV相關(guān)的子章節(jié)如光刻膠、掩模和工具挑戰(zhàn),每一個方面對EUV的成功都至關(guān)重要。還有一些正在開發(fā)的更高分辨率的其他可能選擇。模式增加可以繼續(xù)擴展到更大的增加因子。原理上,可以使用現(xiàn)有工藝技術(shù)并使其適應更小特征和更嚴格偏差。然而,光刻曝光是實驗室中最昂貴的工藝,對于關(guān)鍵層每層需要2次或3次甚至更多次的曝光,這在經(jīng)濟上令人難以承受。此外,許多曝光和/或許多圖案增加工藝步驟產(chǎn)生許多復雜偏差堆疊,因而需要一些難以做到的工藝控制。由于在簡單的線和空間中間距增加很容易實現(xiàn),互補光刻的使用將有所增長。這些種類的工藝無需增加曝光工具的固有分辨率能力。然而,必需的覆蓋、CD控制和圖案粗糙度仍然和最終的圖案特征尺寸一起按比例縮小,所以盡管使用多版圖生成技術(shù),工具和工藝仍然需要改進。這些是有重大意義的挑戰(zhàn)。這些工藝和擴展到更小特征尺寸的挑戰(zhàn)細節(jié)在“多版圖生成/隔離技術(shù)”章節(jié)進行描述。電子束光刻或無掩模光刻(ML)使用電子束在電子束敏感光刻膠上直寫特征圖案。采用定向電子束直寫高分辨率圖案本質(zhì)上較慢,所以為了得到充足的生產(chǎn)能力,有必要采用數(shù)千束各自獨立的定向電子束并行直寫。2個不同公司正在開發(fā)此工具預計在2016年某時刻向半導體公司交付試用工具。此技術(shù)的挑戰(zhàn)細節(jié)在“無掩模光刻”章節(jié)給予闡述。納米壓印光刻是一個潛在解決方案,它涉及在一片晶圓上涂復薄層液體圖案,并使用一個高分辨率凸版圖案掩膜版物理印制在晶圓上,產(chǎn)生一個凸版圖案。凸版圖案可被用作一個蝕刻掩膜版,如同復寫光刻膠的作用。此技術(shù)采用步進和閃光步驟來實現(xiàn),采用透明掩膜版每次印制一個芯片,在壓印離開晶圓之前,使用光化學固化圖案材料。因為這是一個接觸工藝,缺陷是重要關(guān)注因素。采用一個控制系統(tǒng)和2次掩膜版以適應實際芯片圖案生成掩膜版的短期壽命并改善工藝的缺陷率。希望測試缺陷的公司可使用試用工具,一個半導體公司具有評估此技術(shù)潛能的重大計劃。對此技術(shù)的能力和挑戰(zhàn)細節(jié)在“納米壓印”章節(jié)進行了討論。在近兩年取得巨大進步的一種圖案生成技術(shù)是定向自組裝(DSA)。此技術(shù)利用所需特征尺寸達到聚合物分子大小的優(yōu)勢,此聚合物可以在實驗室容易地被制備。最常用的是被稱為嵌段共聚物的專用聚合物,由兩個相連接的聚合物組成,每一個由不同單體制備。如果單體選擇適當,退火后嵌段共聚物將分離到相位域。相位域的尺寸將由每個聚合物塊的大小確定,域的形狀將由每個聚合物塊的尺寸比確定。通過晶片上的導向特征,此域的形成工藝可以限制到在所需位置給出線或孔圖案。193nm浸沒式光刻技術(shù)的印刷圖案可被用作引導圖案,容易實現(xiàn)3倍或4倍間距的倍增因子。兩年前這種技術(shù)被當作一個研究課題,但現(xiàn)在最主要的半導體制造商有實質(zhì)性計劃探索該技術(shù)用于實際芯片生產(chǎn)的可能性。這項技術(shù)面臨的挑戰(zhàn)和細節(jié)見“定向自組裝(DSA)”章節(jié)。5.4新型接觸孔可制造性技術(shù)基于我們的半導體工業(yè)需求評估和每個選項的可用性和時間,我們備有可能選擇路線圖,以展現(xiàn)半導體工業(yè)可以利用的不同路徑來滿足未來分辨率需要。任何前沿圖案生成技術(shù)的關(guān)鍵問題是,它可以分辨多大尺寸的線條和空間。已經(jīng)清楚驗證分辨率為10-15nm的線條和空間范圍,預期將進一步擴展到更小的特征尺寸。例如,已發(fā)表的高EUV數(shù)值孔徑曝光尚未使用因為這樣的工具還不可用,但基于按比例縮小原則顯然有進一步縮小的潛力。各層的接觸孔類型可能選擇顯示在圖LITH1D。2維自然接觸孔陣列意味著模式加倍可減少接觸孔陣列可實現(xiàn)的最小間距,2的平方根之一,或減少到29%。這是比線條和空間圖案加倍少得多的縮小,通過圖案加倍,最小間距可減少50%。2016年將需要接觸孔的3次和/或4次圖案生成技術(shù),2019年實現(xiàn)4次以上的曝光。EUV或其他新型圖案生成技術(shù)的實現(xiàn)將縮小接觸孔間距,如同縮小線條和空間的間距一樣。因而LELELE和LELELELE工藝的預期成本,驅(qū)動接觸孔比線和空間更早需要新型的圖案生成技術(shù)。2016年EUV單次圖案技術(shù)會代替接觸孔的3次或4次圖案技術(shù)。如果替代成功,它將會保持接觸孔的技術(shù)選擇一直到2022年。但是光源功率必須足夠強大以使此圖案具有可制造性和有成本效益。其他替代技術(shù)也有可能性。當193nm浸沒式4次圖案技術(shù)不再滿足分辨率需要時,2019年其它技術(shù)顯示出可制造性。如果他們比其他技術(shù)更具有成本效益,他們可以更早實現(xiàn)。2013光刻一章還討論了特殊挑戰(zhàn)和技術(shù)需求用于如下方面:●光刻膠●光學掩膜版●多版圖生成/隔離技術(shù)●EUV技術(shù)-光源功率、光刻膠和掩膜版●定向自組裝(DSA)●納米壓印5.5橫向需求和潛在解決方案橫向技術(shù)需求和潛在解決方案涉及光刻、設計和工藝集成、互連、工廠集成、計量學、建模和模擬,都在此節(jié)給予概述。5.6光刻膠性能的改進潛力從歷史上看,圖案生成已經(jīng)取得分辨率的巨大進步,其推動力來自引進新材料和新工藝,以及新工具。我們希望這種趨勢繼續(xù)下去。表LITH10(譯者注:原文無此表)顯示必要的新的或改進材料,正在研究或正在開發(fā)的新材料可能是有用的。該表分為兩節(jié)。上面一節(jié),顯示了目前光刻膠性能的改進潛力。更多的負增強材料、改進EUV光刻膠和新光刻膠技術(shù)是必需的,以用于更好的LWR/敏感性/分辨率權(quán)衡和更好的抗刻蝕性。定向自組裝(DSA)顯示在下面一節(jié),因為它是一個完全基于材料的提高分辨率的方法。DSA已經(jīng)驗證具有高分辨率,但它需要相對靈活的設計。新材料是必要的以實現(xiàn)更多不同類型的圖案模式。需要改善缺陷程度的新材料,以簡化或改進加工工藝并減少線條中長距離的波紋。6新型器件和工藝的發(fā)展2013年,前端工藝路線圖表更新部分是高性能器件、低待機功率器件、鐵電存儲器、熱、薄膜、摻雜工藝技術(shù)、原材料、表面處理。對DRAM、浮柵閃存非易失性存儲器(NVM)、電荷捕獲閃存NVM、相變存儲器,蝕刻和化學機械平坦化(CMP)的更新可能在2014年完成。本章在2013年沒有更新。眾所周知前端工藝在不久的將來有許多挑戰(zhàn)。它將很難在實現(xiàn)低寄生參數(shù)(電阻和電容)的同時繼續(xù)縮小柵極間距。當間距緊縮時需要改進應變設計以提高器件性能并應用于全耗盡絕緣體上硅(FDSOI)和多柵技術(shù)。持續(xù)面積縮小必然產(chǎn)生在下一代襯底(450mm晶圓),并采用顛覆性技術(shù)來應對光刻挑戰(zhàn)。隨著半導體工業(yè)繼續(xù)向非平面高性能多柵器件進展,必須在所有方面同時按比例縮小:等效氧化層厚度(EOT)、結(jié)、遷移率增強,新溝道材料,寄生串聯(lián)電阻和接觸硅化。2013路線圖描繪了高性能多柵器件的演變,涉及高遷移率溝道的引入和異質(zhì)集成(基于III-V族化合物和鍺)以取代應變硅。器件寄生效應的按比例持續(xù)縮小,包括新溝道材料、特別是由于器件間距和接觸面積劇烈下降引起的接觸電阻率改變、持續(xù)EOT按比例縮小和低DIT相關(guān)柵介質(zhì)、低體缺陷和高遷移率泄漏,窄禁帶溝道材料(鍺、III-V族材料和2維材料)。7擴展摩爾定律CMOS持續(xù)尺寸按比例縮小和功能擴展正在推動信息處理技術(shù)向更廣闊的嶄新應用領(lǐng)域發(fā)展。這些應用是由性能提升而實現(xiàn),并因為按比例縮小增加復雜性。因為CMOS的尺寸按比例縮小最終將接近基本極限,正在探索用于現(xiàn)有或新功能的幾個新的替代信息處理器件和微結(jié)構(gòu),以維持集成電路歷史性縮小節(jié)奏,并在未來幾十年降低各個功能的成本。這是推動信息處理和存儲用新器件、多種功能異構(gòu)集成(又名“擴展摩爾定律”)新技術(shù),以及系統(tǒng)結(jié)構(gòu)新模式研發(fā)的強勁動力。本章提供一個新型研究器件(ERD)技術(shù)的ITRS遠景,并作為CMOS尺寸按比例縮小和等效功能按比例擴展結(jié)束后的CMOS與納米電子學之間的橋梁。(與新型研究器件相關(guān)的材料挑戰(zhàn)在題為“新型研究材料”一章給予討論。)本章的首要目標是調(diào)查、評估和分類可行的新信息處理器件和系統(tǒng)結(jié)構(gòu)的長期發(fā)展?jié)摿εc技術(shù)成熟度,并確定半導體工業(yè)所能接受的科學/技術(shù)挑戰(zhàn)以及進一步發(fā)展具有的可接受風險。另一個目標是尋求長期的擴展摩爾定律(MtM)ITRS條目中所涉及技術(shù)的替代解決方案。完成上述目標涉及兩個技術(shù)定義領(lǐng)域:1)通過新技術(shù)的異構(gòu)集成擴展CMOS平臺功能;2)刺激一種新信息處理模式的發(fā)明。這兩個領(lǐng)域的相互關(guān)系在圖ERD1給予概括說明。通過傳統(tǒng)尺寸和功能按比例發(fā)展的CMOS平臺擴展稱為“延續(xù)摩爾定律”(MoreMoore)。CMOS平臺可以由2011年ERD一章第一次引進的“擴展摩爾定律”(More-than-Moore)進一步擴展。另一方面,新信息處理器件和結(jié)構(gòu)經(jīng)常被稱為“超CMOS”(BeyondCMOS)技術(shù),也是本章的主題。超CMOS的異質(zhì)集成以及“擴展摩爾定律”融入“延續(xù)摩爾定律”將擴大CMOS平臺功能性以形成最終的“擴展CMOS”。本章目的是提供構(gòu)成納米電子研究機構(gòu)必需的客觀信息資源,這些機構(gòu)尋求:1)研究,2)工具開發(fā),3)資金支持,以及4)投資,每個方向開發(fā)一種新的信息處理技術(shù)。這些機構(gòu)包括大學、科研院所和工業(yè)研究實驗室;設備供應商、研究資助機構(gòu)和半導體工業(yè)。對每一個新型研究器件和結(jié)構(gòu)技術(shù)的潛力和成熟度進行審查和評估,以確定最重要的科學和技術(shù)挑戰(zhàn),候選器件或結(jié)構(gòu)要成為一個可行的方案必須應對這些挑戰(zhàn)。本章分為五個部分:1)存儲器件;2)信息處理或邏輯器件;3)擴展摩爾定律器件技術(shù);4)新型研究信息處理結(jié)構(gòu);5)每個技術(shù)條目的決定性評估。提供給每個條目的相關(guān)細節(jié)包括操作原則、優(yōu)勢、技術(shù)挑戰(zhàn)、成熟度和目前及預計性能。同時還包括一個器件和結(jié)構(gòu)相結(jié)合的重點新型的研究器件,作為與CMOS平臺技術(shù)相集成的異質(zhì)核處理器,提供特定和獨特功能。這代表了本章較近期的重點,較長期重點專注于發(fā)現(xiàn)另一種信息處理技術(shù),以最終取代數(shù)字CMOS。存儲器件部分被擴大到包括一個新的技術(shù)條目:碳基存儲器。隨著ReRAM研究活動日益活躍,為這項技術(shù)創(chuàng)建一個單獨的表以跟蹤不同類型和機制。邏輯器件部分根據(jù)狀態(tài)變量和新型材料與結(jié)構(gòu)進行組織。“擴展摩爾定律”部分引入有學習能力器件的新討論,并繼續(xù)覆蓋新型器件的射頻應用。最后,關(guān)鍵評估小節(jié)繼續(xù)包括一個基于調(diào)研的基準和量化基準以提供對新型器件技術(shù)的平衡評估。一個簡短部分還包括提出一套可能會支配信息處理技術(shù)成功擴展的基本原則,實質(zhì)上超越最終按比例縮小的CMOS單獨達到的水平。本章繼續(xù)關(guān)注的技術(shù)重點:(1)“碳基納米電子學”作為一種新型的信息處理技術(shù);(2)自旋轉(zhuǎn)移力矩靜磁RAM(STT-MRAM)和氧化還原電阻RAM作為迅速興起的存儲技術(shù)。這3種技術(shù)表現(xiàn)出相當大的發(fā)展?jié)摿?可能在5-10年內(nèi)為生產(chǎn)做好準備。重點表明此技術(shù)是加速發(fā)展的一個有吸引力的候選技術(shù)。上一版中此章包括“轉(zhuǎn)換表”,這些轉(zhuǎn)換表有兩重目的。首先跟蹤2013表出現(xiàn)的或被刪除的技術(shù),并對此變化原因給予簡要解釋。其次確認那些重要但不能滿足全面納入更詳細表格標準的技術(shù)。在未來版本的路線圖中這些技術(shù)或多或少還會出現(xiàn)。7.1與apec平臺的集成半導體工業(yè)正在面臨與擴展集成電路技術(shù)新應用和CMOS尺寸按比例縮小結(jié)束后有關(guān)的3類困難與挑戰(zhàn)。一類涉及通過將新型高速度、高密度和低功率存儲技術(shù)與CMOS平臺相集成,推動CMOS超越其極限密度和功能。另一類是大幅度擴展信息處理超越CMOS所能實現(xiàn)的,利用新器件、互連和結(jié)構(gòu)方法的創(chuàng)新組合實現(xiàn)擴展CMOS,并最終創(chuàng)造一個新的信息處理平臺技術(shù)。第三類是發(fā)明和實施長期替代技術(shù)解決方案,以解決目前無線電領(lǐng)域現(xiàn)存的MtMITRS專題和最終的功率器件,圖像傳感器等。這些困難與挑戰(zhàn),將存在于2018-2026年時間范圍,表ERD1給予詳述。7.1.1其他潛在的挑戰(zhàn)新型研究器件開發(fā)面臨的困難與挑戰(zhàn)分為3部分:與存儲技術(shù)有關(guān)、與信息處理或邏輯器件相關(guān)、與多功能元件異構(gòu)集成相關(guān)的困難和挑戰(zhàn),異構(gòu)集成又名為擴展摩爾定律或功能多樣化(參見表ERD1)。一個挑戰(zhàn)是需要一種新型存儲技術(shù),此技術(shù)組合現(xiàn)行存儲器最好特征,其制備工藝與超越SRAM和FLASH目前限制的CMOS可擴展工藝流相兼容。這將提供一個存儲器件制備技術(shù)用于單獨和嵌入式存儲器。一個微處理器執(zhí)行程序的能力受到處理器和存儲器之間相互作用的限制,按比例縮小不會自動解決這個問題。目前進化的解決辦法是增加微處理器的高速緩沖存儲器,從而增加SRAM占據(jù)一個微處理器芯片的面積。這種趨勢最終會導致網(wǎng)絡信息吞吐率的下降。除了輔助電路維持存儲數(shù)據(jù),半導體存儲器的揮發(fā)性需要慢存取的外部存儲介質(zhì)(例如,磁硬盤,光盤等)。因此,開發(fā)電存取高速、高密度非易失性存儲器將啟動計算機體系結(jié)構(gòu)的一個革命。此開發(fā)將使得信息吞吐量顯著增加,當納米級CMOS器件完全實現(xiàn)時,其益處將超過按比例縮小帶來的傳統(tǒng)效益。一個相關(guān)挑戰(zhàn)是在2018年后維持CMOS邏輯技術(shù)的按比例發(fā)展。當CMOS在未來10年按比例發(fā)展成熟時,繼續(xù)性能提升