數字邏輯電路的設計第一頁，共二十八頁，2022年，8月28日

使用對象：專用集成電路ASIC的芯片設計研發人員廣大的電子線路設計人員

電子設計自動化EDA（ElectronicDesignAutomation）技術是以大規?？删幊踢壿嬈骷樵O計載體，通過硬件描述語言設計，EDA軟件編譯、仿真，最終下載到設計載體中，從而完成系統電路設計任務的新一代設計技術。第二頁，共二十八頁，2022年，8月28日、EDA技術的發展及技術特色EDA技術與計算機、集成電路、電子系統設計的發展密切相關，匯集了計算機科學領域的大多數最新研究成果，以高性能的計算機作為工作平臺，開發出來的一整套電子設計系統軟件。EDA技術經歷了三個發展階段。20世紀70年代的計算機輔助設計（CAD）階段。20世紀80年代的計算機輔助工程設計（CAED）階段。20世紀90年代電子系統設計自動化（EDA）階段。第三頁，共二十八頁，2022年，8月28日在這個階段分別開發了一個個獨立的軟件工具，主要有電路原理圖繪制、PCB（印刷電路板）圖繪制、電路模擬、邏輯模擬等。它們利用計算機的圖形編輯、分析和計算等能力，協助工程師設計電子線路，使設計人員從大量繁瑣、重復計算和繪圖工作中解脫出來。但總體來看自動化程度低，需要人工干預整個設計過程。美國Accel公司開發的Tango布線軟件就是最具代表性的產品。20世紀70年代的計算機輔助設計（CAD）階段第四頁，共二十八頁，2022年，8月28日這一階段的EDA工具以邏輯模擬、定時分析、故障仿真、自動布局和布線為核心，重點解決電路設計完成之前的功能測試問題，代替了設計師的部分工作，利用這些工具，設計師能在產品制造之前預知產品的功能與性能。我們所熟悉的orCAD和Protel早期的版本是這一階段中兩種典型的設計工具。但是大部分從原理圖出發的EDA工具仍然不能適應復雜電子系統的設計要求，而具體化的元件圖形制約著優化設計。20世紀80年代的計算機輔助工程設計(CAED)階段第五頁，共二十八頁，2022年，8月28日20世紀90年代，設計師逐步從使用硬件轉向設計硬件，從單個電子產品的開發轉向系統級的電子產品開發SOC（SystemonaChip,即片上系統集成）。EDA工具是以系統級設計為核心，包括系統行為級描述與結構綜合、系統仿真與測試驗證、系統劃分與指標分配、系統決策與文件生成等一整套的電子系統設計自動化工具。這時的EDA工具不僅具有電子系統設計的能力，而且還能提供獨立于工藝和廠家的系統級設計，具有高級抽象的設計構思手段。具備上述功能的EDA軟件，可以使得電子工程師在不熟悉半導體工藝的情況下，完成電子系統的設計。20世紀90年代電子系統設計自動化(EDA)階段第六頁，共二十八頁，2022年，8月28日6.1.2EDA技術的內容三部分大規模可編程邏輯器件硬件描述語言EDA開發軟件第七頁，共二十八頁，2022年，8月28日一、可編程邏輯器件集成電路專用集成電路

(ASIC)通用集成電路：TTL系列、CMOS系列、存儲器、MCU掩膜ASIC可編程ASIC簡單可編程器件（PAL、GAL）復雜可編程器件（CPLD）現場可編程門陣列（FPGA）第八頁，共二十八頁，2022年，8月28日ASIC(ApplicationSpecificIntegratedCircuits)直譯為“專用集成電路”，ASIC在構成電子系統時具有以下幾個方面的優越性：

提高了產品的可靠性。用ASIC芯片進行系統集成后，外部連線減少，為調試和維修帶來極大的方便，系統可靠性明顯提高。

易于獲得高性能。ASIC針對專門的用途而特別設計，它是系統設計、電路設計和工藝設計的緊密結合，這種一體化的設計有利于得到前所未有的高性能系統。

可增強產品的保密性和競爭力。電子產品中的ASIC芯片對用戶來說相當于一個“黑盒子”。

在大批量應用時，可顯著降低產品的綜合成本。用ASIC來設計和生產產品大幅度減少了印刷電路板面積及其他元器件數量，降低了裝配調試費用。

提高了產品的工作速度。

縮小了體積，減輕了重量，降低了功耗。第九頁，共二十八頁，2022年，8月28日可編程ASIC的優點（與掩膜ASIC相比）：1．縮短了研制周期可編程ASIC可以按一定的規格型號像通用器件一樣在市場上買到。由于采用先進的EDA，可編程ASIC的設計與編程均十分方便和有效，整個設計通常只需幾天便可完成，縮短了產品研制周期，有利于產品的快速上市。2．降低了設計成本制作掩膜ASIC的前期投資費用較高，只有在生產批量很大的情況下才有價值。這種設計方法還需承擔很大的風險，因為一旦設計中有錯誤或設計不完善，則全套掩膜便不能再用。采用可編程ASIC為降低投資風險提供了合理的選擇途徑，它不需掩膜制作費用，比直接設計掩膜ASIC費用小、成功率高。3．提高了設計靈活性可編程ASIC是一種由用戶編程實現芯片功能的器件，與由工廠編程的掩膜ASIC相比，它具有更好的設計靈活性。第十頁，共二十八頁，2022年，8月28日

ABEL語言

VHDL語言

VerilogHDL語言6.4硬件描述語言（HDL）VHDL和Verilog-HDL語言先后成為IEEE標準IEEE(InstituteofElectricalandElectronicsEngineers)

美國電氣及電子工程師學會第十一頁，共二十八頁，2022年，8月28日ABEL硬件描述語言

ABEL-HDL是美國DATAI/O公司開發的硬件描述語言。支持布爾方程、真值表、狀態圖等邏輯表達方式，能準確地表達計數器、譯碼器等的邏輯功能。由于ABEL是在早期的簡單可編程邏輯器件(如GAL)的基礎上發展而來的，因此進行較復雜的邏輯設計時，ABEL-HDL與VHDL、Verilog-HDL這些從集成電路發展起來的HDL相比稍顯遜色。

ABEL-HDL語言的開發工具很多，有DOS版的ABEL4.0(目前主要用于GAL的開發)、Lattice的ispLever、Xilinx的Foundation等軟件第十二頁，共二十八頁，2022年，8月28日ABEL硬件描述語言MODULEA01A,B,C,D PIN;E PINISTYPE'COM';EQUATIONSE=!(A&B#C&D);END第十三頁，共二十八頁，2022年，8月28日Verilog-HDL硬件描述語言

Verilog-HDL是在1983年由GDA(GatewayDesignAutomation)公司的PhilMoorby首創的。

Verilog-HDL是專門為ASIC設計而開發的，本身即適合ASIC設計。在亞微米和深亞微米ASIC已成為電子設計主流的今天，Verilog-HDL的發展前景是非常遠大的。Verilog-HDL較為適合算法級(Algorithm)、寄存器傳輸級(RTL)、邏輯級(Logic)和門級(Gate)設計，而對于特大型的系統級設計，則VHDL更為適合。第十四頁，共二十八頁，2022年，8月28日moduleAOI(A,B,C,D,E);//模塊名為AOI

inputA,B,C,D; //定義模塊的輸入端口A，B，C，D outputE; //定義模塊的輸出端口E assignE=~((A&B)|(C&D)); //模塊內的邏輯描述endmoduleVerilog-HDL硬件描述語言第十五頁，共二十八頁，2022年，8月28日VHDL硬件描述語言

VHDL(VeryHighSpeedIntegratedCircuitsHardwareDescriptionLanguage，超高速集成電路硬件描述語言)是美國國防部于20世紀80年代后期出于軍事工業的需要開發的。

VHDL語言涵蓋面廣，抽象描述能力強，支持硬件的設計、驗證、綜合與測試。各種硬件描述語言中，VHDL的抽象描述能力最強，因此運用VHDL進行復雜電路設計時，往往采用自頂向下分層設計的方法。首先從系統級功能設計開始，對系統的高層模塊進行行為與功能描述并進行高層次的功能仿真，然后從高層模塊開始往下逐級細化描述。第十六頁，共二十八頁，2022年，8月28日ENTITYA01IS PORT(A,B,C,D :INBIT; E :OUTBIT);ENDA01;ARCHITECTUREaOFA01ISBEGIN E<=NOT((AANDB)OR(CANDD));ENDa;VHDL硬件描述語言第十七頁，共二十八頁，2022年，8月28日VHDL和Verilog-HDL的比較

VHDL語言是一種高級描述語言，適用于電路高級建模，綜合的效率和效果都比較好。Verilog語言是一種較低級的描述語言，最適于描述門級電路，易于控制電路資源。第十八頁，共二十八頁，2022年，8月28日學習HDL的幾點重要提示

1.了解HDL的可綜合性問題：

HDL有兩種用途：系統仿真和硬件實現。如果程序只用于仿真，那么幾乎所有的語法和編程方法都可以使用。但如果我們的程序是用于硬件實現（例如：用于FPGA設計），那么我們就必須保證程序“可綜合”（程序的功能可以用硬件電路實現）。不可綜合的HDL語句在軟件綜合時將被忽略或者報錯。我們應當牢記一點：“所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件實現?！钡谑彭?，共二十八頁，2022年，8月28日2.用硬件電路設計思想來編寫HDL:

學好HDL的關鍵是充分理解HDL語句和硬件電路的關系。編寫HDL，就是在描述一個電路，我們寫完一段程序以后，應當對生成的電路有一些大體上的了解，而不能用純軟件的設計思路來編寫硬件描述語言。要做到這一點，需要我們多實踐，多思考，多總結。

第二十頁，共二十八頁，2022年，8月28日3.語法掌握貴在精，不在多

30%的基本HDL語句就可以完成95%以上的電路設計，很多生僻的語句并不能被所有的綜合軟件所支持，在程序移植或者更換軟件平臺時，容易產生兼容性問題，也不利于其他人閱讀和修改。建議多用心鉆研常用語句，理解這些語句的硬件含義，這比多掌握幾個新語法要有用的多。

第二十一頁，共二十八頁，2022年，8月28日HDL與原理圖輸入法的關系

HDL和傳統的原理圖輸入方法的關系就好比是高級語言和匯編語言的關系。HDL的可移植性好，使用方便，但效率不如原理圖；原理圖輸入的可控性好，效率高，比較直觀，但設計大規模CPLD/FPGA時顯得很煩瑣，移植性差。在真正的PLD/FPGA設計中，通常建議采用原理圖和HDL結合的方法來設計，適合用原理圖的地方就用原理圖，適合用HDL的地方就用HDL，并沒有強制的規定。在最短的時間內，用自己最熟悉的工具設計出高效，穩定，符合設計要求的電路才是我們的最終目的。第二十二頁，共二十八頁，2022年，8月28日HDL開發流程

用VHDL/VerilogHD語言開發PLD/FPGA的完整流程為：

1.文本編輯：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件

第二十三頁，共二十八頁，2022年，8月28日2.功能仿真：將文件調入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確.3.邏輯綜合：將源文件調入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關系。邏輯綜合軟件會生成.edf（edif）的EDA工業標準文件。第二十四頁，共二十八頁，2022年，8月28日4.布局布線：將.edf文件調入PLD廠家提供的軟件中進行布線，即把設計好的邏輯安放到PLD/FPGA內

5.時序仿真：需要利用在布局布線中獲得的精確參數，用仿真軟件驗證電路的時序。（也叫后仿真）

6.編程下載：確認仿真無誤后，將文件下載到芯片中第二十五頁，共二十八頁，2022年，8月28日

Lattice公司：ispLEVERXilinx公司:Foundation