集成電子學電子科技大學微固學院課程介紹

教師：陳勇yongchen@Tel：辦公室：211大樓1102

教材：《納米CMOS器件》甘學溫黃如劉曉彥張興編著2004年科學出版社出版《超大規模集成物理學導論》童勤義編著1989年電子工業出版社主要內容超大規模集成導論縮小到納米尺度CMOS器件面臨的挑戰VLSI集成物理納米CMOS器件中的柵工程納米CMOS器件的溝道工程和超淺結技術新型納米CMOS器件第一章超大規模集成導論硅基MOS集成電路仍將是微電子技術的主流微電子工業是國民經濟信息化的基石集成電路是微電子技術的核心，如果以單位質量的“鋼”對國民生產總值的貢獻為1來計算，則小轎車為5，彩電為30，計算機100，集成電路是1000。集成電路1~2美元電子產品10美元國民經濟產值100美元美國國民經濟的構成關系統計：即發達國家經濟關系：GDP每增長100元，需要10元左右電子工業產值和1~2元集成電路產值的支持。歐美發達國家的一般統計規律：集成電路產值的增長率≈1.5~2倍電子工業產值的增長率電子工業產值的增長率≈3倍國民經濟GDP的增長率

15%9%3%FromS.M.SZE（著名半導體物理學家：施敏）GNP=GrossNationalProduct(國民生產總值)對世界半導體、鋼、電子工業、移動通信和全球國民生產總值的統計與預測：一、集成電路的發展

自從1958年集成電路誕生以來，經歷了小規模（SSI）、中規模（MSI）、大規模（LSI）的發展過程，目前已進入超大規模（VLSI）和甚大規模集成電路（ULSI）階段，是一個“systemonachip”（SOC)的時代。第一代16位的8086芯片中，共容納了約2.8萬個晶體管。32位以上的586級計算機微處理器，如“奔騰”芯片內的晶體管數目則高達500萬以上。目前商業化半導體芯片的線寬為65nm~0.13μm，今后發展的趨勢是35nm甚至20nm以下。集成電路IntegratedCircuit，縮寫IC

通過一系列特定的加工工藝，將晶體管、二極管等有源器件和電阻、電容、電感等無源器件，按照一定的電路互連，“集成”在一塊半導體晶片（如硅或砷化鎵）上，封裝在一個外殼內，執行特定電路或系統功能的一種器件。集成電路芯片顯微照片

1’’Waferin1964vs.300mm(12”)Waferin2003

TheICin1961vs.IBMPowerPC750in1999

集成電路工藝的發展特點九十年代以來，集成電路工藝發展非常迅速，已從亞微米(0.5到1微米)進入到深亞微米(小于0.5微米)，進而進入到超深亞微米(小于0.25微米)。其主要特點：特征尺寸越來越小芯片尺寸越來越大單片上的晶體管數越來越多時鐘速度越來越快電源電壓越來越低布線層數越來越多

I/O引線越來越多21世紀的微電子技術微電子芯片科技前沿1.芯片線寬極限:0.005(5納米)1）市售Intel芯片,用的是22納米技術,紫外線波長0.193（193納米）。

2）目前上海松江臺積電（TSMC）為45納米水平。.3）英特爾公司1971年生產的第一個芯片只有2300個晶體管，2000年底推出的奔騰4芯片則集成了4200萬個晶體管。

4）IBM公司稱2001年8月已用單分子碳納米管制成了世界上最小的邏輯電路。2.摩爾規律:還可繼續5-10年,到2019-2023年達到飽和。Intel的四核處理器Intel交替推進的構架更新與尺寸縮小Tick-Tock（工藝年-構架年）是英特爾的芯片技術發展的戰略模式。

Tick指每隔兩年的奇數年推出更小、更先進制程的處理器；Tock指每隔兩年的偶數年推出新架構的處理器。二、神奇的“摩爾定律”1964年，著名的《電子學》(Electronics)

開辟了一個“專家展望未來”(TheExpertsLookAhead)專欄，約請時任仙童公司研發實驗室主任的摩爾應邀寫了一篇文章，題為“在集成電路中塞進更多的元件”(Crammingmorecomponentsontointegratedcircuits)。正是在這篇文章中，摩爾提出了他的著名的定律。摩爾認為，集成電路芯片上晶體管的數日(也就是集成度)將逐年翻番。具體而言，集成度可以表示為以2為底、冪為自然數的指數形式。附圖就是摩爾文章中所給出的預測圖形，據此，摩爾明確預測，

1975年時集成電路上的元件數將達到65000。果不其然，1975年64KRAM芯片問世，而所謂

64K的精確值正是65536，即216。這使摩爾預言名噪一時，并從此把它稱為摩爾定律。

Moore定律

描述集成電路的集成度每三年增長四倍，特征尺寸每三年縮小倍

性能價格比在過去的20年中，改進了1,000,000倍在今后的20年中，還將改進1,000,000倍很可能還將持續10年Intel公司嚴格遵循的摩爾定律Intel研發Roadmap摩爾定律指導下的不斷細微化過程印制電路板—cm量級集成電路芯片—mm量級集成電路中的晶體管—μm量級納米管場效應晶體管—nm量級納米操縱—原子量級（?）集成電路技術是近50年來發展最快的技術微電子技術的進步按此比率下降，小汽車價格不到1美分不同時期半導體技術所使用的材料（一）集成電路中所用材料表按導電能力可以分為導體、半導體和絕緣體三類。集成電路要應用到所有三類材料。二氧化硅（SiO2）、氮氧化硅（SiON）、氮化硅（Si3N4）等絕緣體硅（Si）、鍺（Ge）、砷化鎵（GaAs）、磷化銦（GaP）、氮化鎵（GaN）等半導體鋁（Al）、金（Au）、鎢（W）、銅（Cu）等金屬，鎳鉻（NiCr）等合金；重摻雜的多晶硅導體電導率（S·cm-1）材料分類（二）導體金屬在集成電路工藝中的應用（1）構成低值電阻；（2）構成電容元件的極板；（3）構成電感元件的繞線；（4）構成傳輸線（微帶線和共面波導）的導體結構；（5）與輕摻雜半導體構成肖特基結接觸；（6）與重摻雜半導體構成半導體器件的電極的歐姆接觸；（7）構成元器件之間的互連；（8）構成與外界焊接用的焊盤。重摻雜的多晶硅電導率接近導體，因此常常被作為導體看待，主要用來構成MOS晶體管的柵極以及元器件之間的短距離互連。（三）絕緣體在集成電路工藝中主要具有如下功能：（1）構成電容的絕緣介質；（2）構成金屬-氧化物-半導體器件（MOS）的柵絕緣層；（3）構成元件和互連線之間的橫向隔離；（4）構成工藝層面之間的垂直隔離；（5）構成防止表面機械損傷和化學污染的鈍化層。（四）半導體材料的應用

1.半導體的導電能力隨所含的微量雜質而發生顯著變化.2.半導體的導電能力隨溫度增加而增加.半導體材料是集成電路制造中的核心材料，則主要利用半導體摻雜以后形成P型和N型半導體，在導體和絕緣體材料的連接或阻隔下組成各種集成電路的元件——半導體器件.（五）半導體材料的特性

一般材料純度在99.9％已認為很高了，有0.1％的雜質不會影響物質的性質。而半導體材料不同，純凈的硅在室溫下：＝21400Ω·cm,如果在硅中摻入雜質磷原子，使硅的純度仍保持為99.9999％。則其電阻率變為：＝0.2Ω·cm。因此，可利用這一性質通過摻雜質的多少來控制硅的導電能力，改變性質，制造器件。ppm

partpermillion百萬分之一(化學反應)ppb

partperbillion十億分之一(半導體工藝)

ppt

partpertrillion萬億分之一3.半導體的導電能力隨光照而發生顯著變化4.半導體的導電能力隨外加電場、磁場的作用而發生變化.（六）硅中的雜質1.n型摻雜劑：P，As，Sb2.p型摻雜劑：B，In3.輕元素雜質：O，C，N，H，O4.過渡族金屬雜質：Fe，Cu，NiO的危害熱處理過程中，過飽和間隙氧會在晶體中偏聚，沉淀而形成氧施主、氧沉淀和二次缺陷等；氧沉淀過大會導致硅片翹曲，并引入二次缺陷；C會降低擊穿電壓，增加漏電流；C會促進氧沉淀和新施主的形成；C會抑制熱施主的形成C的危害H的作用H在硅中處于間隙位置，可以正負離子兩種形態出現；H在硅中形成H-O復合體H能促進氧的擴散和熱施主的形成；H會鈍化雜質和缺陷的電活性；H能鈍化晶體的表面或界面，提高器件的性能過渡金屬的危害在硅中形成深能級中心或沉淀而影響器件的電學性能；減少少子擴散長度從而降低壽命；形成金屬復合體，影響器件和材料的性能摩爾定律的背后在Intel的輝煌后面，人們首先聯想到的，一定就是摩爾博士。但是摩爾博士的后面呢？

美國物理學家、諾貝爾物理學獎獲得者理查德.費曼（RichardFeynman）一堂課的主題：“在針尖我們還有很大的空地”“There’splentyofroomatthebottom”

“我認為，物理學的原理并不排斥用一個一個地安排原子來制造東西。這樣做，并不違反任何定理，因而原則上是可以實現的。它在實踐中迄今未實現是因為我們太大了。”

“如果我們能按照自己的愿望一個一個地安排原子，將會出現什么…這些物質將有什么性質？這是十分有趣的理論問題。雖然我不能精確地回答它，但我決不懷疑當我們能在如此小的尺度上進行操縱，將得到具有大量獨特性質的物質。”費曼還設想到除了用原子造計算機，還可以造各種機器，基本的手段就是對原子的操縱遵循摩爾定律”的基本角色

從尺寸不斷縮小到材料及結構的改變；從平面晶體管到立體晶體管普通MOSFET的結構ThreeGateFinFET三、按比例縮小(Scaling-down)定律集成電路(IC)的發展一直遵循著“摩爾定律”和“按比例縮小定律”,即集成電路每3年更新一代,每一代器件特征尺寸縮小1/3,電路規模提高4倍,而單位功能成本呈指數下降。整個芯片工業這三十多年來只有一個主題:把晶體管盡量做小,把盡可能多的晶體管做到一起。柵氧化層厚度、源漏延伸區(SDE)、結深和柵長等的按比例縮小使MOS器件的柵長從70年代的10um逐漸減到現在的0.1um,隨之進入0.1um以下的納米領域。

1974年由Dennard提出了按比例縮小(Scaling-down)理論，即器件內部電場不變的縮小規律，稱為恒場(CE)律。1）縱、橫向尺寸L、W、Tox及引線孔按比例縮小；2)摻雜濃度按比例增加；（）3）電源電壓及閾值電壓按比例縮小。根據恒定場按比例縮小原理,MOSIC的特征線寬等有關尺寸縮小為k分之一,電路速度可增加k倍,單元電路的功耗下降k2倍,而單位芯片面積的功耗則可保持不變,這是IC集成度和性能得以不斷提高的理論基礎。漏源電流方程：由于VDS、(VGS-VTH)、W、L、tox均縮小為k分之一，Cox增大了k倍，因此，IDS縮小k倍。門延遲時間tpd為：其中VDS、IDS、CL均縮小為k分之一，所以tpd也縮小為k分之一。標志集成電路性能的功耗延遲積PWtpd則縮小為k3分之一。CE律的問題閾值電壓不可能縮的太小源漏耗盡區寬度不可能按比例縮小電源電壓標準的改變會帶來很大的不便工藝實現存在問題出現量子隧穿現象恒定電壓等比例縮小規律(CV律)

保持電源電壓Vds和閾值電壓Vth不變，對其它參數進行等比例縮小按CV律縮小后對電路性能的提高遠不如CE律，而且采用CV律會使溝道內的電場大大增強CV律一般只適用于溝道長度大于1m的器件，它不適用于溝道長度較短的器件。準恒定電場等比例縮小規則（QCE律）

CE律和CV律的折中，實際采用的最多隨著器件尺寸的進一步縮小，強電場、高功耗以及功耗密度等引起的各種問題限制了按CV律進一步縮小的規則，電源電壓必須降低。同時又為了不使閾值電壓太低而影響電路的性能，實際上電源電壓降低的比例通常小于器件尺寸的縮小比例器件尺寸將縮小k倍，而電源電壓則只變為原來的/k倍四、微電子技術的發展方向硅微電子技術的三個主要發展方向特征尺寸繼續縮小集成電路(IC)將發展成為系統芯片(SOC)微電子技術與其它領域相結合將產生新的產業和新的學科，例如MEMS、DNA芯片等第一個關鍵技術層次：微細加工目前45nm和32nm已開始進入大生產14nm大生產技術也已經完成開發，具備大生產的條件當然仍有許多開發與研究工作要做，例如IP模塊的開發，為EDA服務的器件模型模擬開發以及基于上述加工工藝的產品開發等在10nm階段，最關鍵的加工工藝—光刻技術還是一個大問題，尚未解決1、銅互連已在0.25-0.13um技術代中使用；但是在0.13um以后，銅互連與低介電常數絕緣材料共同使用時的可靠性問題還有待研究開發

2、多層互連工藝與布線

第二個關鍵技術：互連技術銅互連工藝由IBM公司于1985年率先研制成功，并在申請這項技術專利時將它取名為Damascene銅取代鋁作為導線最主要的好處在于電阻值的減小，其次，銅互連可以提高系統的可靠性Electromigration低K介質材料互連阻容遲滯（RCdelay）引起的信號傳播延遲、線間干擾及功率耗散成為集成電路工藝技術發展不可回避的課題，具有較低介電常數的絕緣材料越來越受到青睞Permittivity多層金屬化互聯Example:Intel0.25micronProcess5metallayersTi/Al-Cu/Ti/TiNPolysilicondielectricIBM銅互聯工藝第三個關鍵技術新型器件結構新型材料體系高K介質金屬柵電極低K介質SOI材料隧穿效應SiO2的性質柵介質層Tox<1納米量子隧穿模型高K介質?雜質漲落器件溝道區中的雜質數僅為百的量級統計規律新型柵結構?電子輸運的渡越時間～碰撞時間介觀物理的輸運理論?溝道長度

L<50納米L源漏柵Toxp型硅n+n+多晶硅NMOSFET

柵介質層新一代小尺寸器件問題帶間隧穿反型層的量子化效應電源電壓1V時，柵介質層中電場約為5MV/cm，硅中電場約1MV/cm考慮量子化效應的器件模型?…...可靠性一、尺寸縮小的限制幾十年來，CMOSIC一直遵循摩爾定律不斷發展,美國半導體工業協會預測，到2010年，器件特征尺寸將縮小到70nm以下，研究進人納米尺度的CMOS器件面臨的技術挑戰和物理問題已成為當前迫切而重要的研究課題。

第二章縮小到納米尺寸的CMOS器件面臨的挑戰尺寸縮小所面臨的困難(1) 短溝道效應引起亞閾特性的變壞和閾值電壓隨溝道長度的難以接受的變化；(2)柵氧厚度Tox的最低限度；(3)熱載流子效應的限制；(4)閾值電壓Vth和漏極電壓在考慮噪聲不敏感容限時的最低限制；

(5)使寄生效應如源漏串聯電阻等最小；以上問題使得器件的縮小有如下限制：(1).為限制短溝道效應，傳統器件要求溝道摻雜達到或超過1018cm-3,

雜質散射使載流子遷移率退化；(2)柵氧厚度已經大大縮小到3nm，這已非常接近SiO2接開始直接隧穿的極限；

(3)由于對目前的邏輯電路，可以認為閾值電壓Vth為0.3V是一個低限，采用一個經驗規范Vth?0.25Vdd，從而應該使Vdd大于1.0~1.5V；

(4)由于載流子的自熱效應，使得工作電壓變小后，熱載流子效應仍然影響著器件的壽命。1、光刻（lithography）技術目前納米結構制作的主要途徑是采用光刻手段在物體上制作納米量級圖形。隨著光學光刻的極限分辨率可以達到光源波長的一半，193nm波長的光源分辨率則可以達到100nm，157nm波長的光源分辨率將達到70nm。而由于深紫外線能被各種材料強烈吸收，繼續縮短波長將難以找到制作光學系統的材料。

二、尺寸縮小對工藝技術的挑戰光刻的工藝流程1、清潔處理：清潔的表面才能與光刻膠有良好的粘附；

2、涂膠：在待光刻的硅片表面均勻地涂上一層光刻膠。要求粘附良好，均勻；

3、前烘：使光刻膠干燥，以增強膠膜與硅片表面的粘附性和膠膜耐磨性，同時使曝光時能進行充分的光化學反應；

4、曝光及顯影：在曝過光的硅片表面的膠膜上顯影出與掩膜版相同（正性光刻膠）或相反（負性光刻膠）的圖形，顯影后的硅片必須嚴格檢查，以保證光刻的質量；

5、堅膜：使膠膜與硅片之間緊密粘附，防止膠層脫落，同時增強膠膜本身的抗蝕能力；

6、腐蝕：以堅膜后的光刻膠作為掩蔽層，對襯底進行干法或濕法腐蝕，使之得到與光刻膠膜圖形相應的圖形；

7、去膠：以干法或濕法去除光刻膠膜。有掩模方式無掩模方式（聚焦掃描方式）接觸式非接觸式接近式投影式反射折射全場投影步進投影掃描步進投影矢量掃描光柵掃描混合掃描曝光方式用于浸入式光刻的噴淋系統，它從晶片一側噴淋液體，然后從另一側將液體吸走。（資料來源：Nikon）

用于電路圖形生成的光刻技術是IC按比例縮小的最關鍵技術。光學光刻技術通過不斷縮短光源的波長和提高透鏡的數值孔徑，使分辨率不斷提高；

采用帶有子場掃描的193nm波長的步進光刻機可以保證實現90nm的特征尺寸；有必要發展新的光致杭蝕劑(光刻膠)和甩膠”工藝；更短波長光源(如193nm波長的ArF準分子激光、157nm波長的F2準分子激光等深紫外光源)、新透鏡材料和更高數值孔徑光學系統的加工技術成為急需解決的問題;由于光刻尺寸要小于光源波長,使得相移和光學鄰近效應矯正等波前工程技術成為光學光刻的另一項關鍵技術；替代光學光刻的下一代光刻技術的研究迅速升溫,主要有極紫外(EUV,ExtremeUltraviolet)投影光刻、X射線(XRL)光刻、電子束(EBL)投影光刻、離子束(IBL)投影光刻等,這些技術在更小尺寸的生產中將替代現有的光學光刻技術。EUV光刻技術用波長為10～14nm的極紫外光作光源。由于材料的強烈吸收,其光學系統必須采用反射形式(見圖1)。EUV光刻技術目前被視為保證“摩爾定律”進入納米領域后依舊適用的法寶,它可使芯片上蝕刻電路的等級達到0.06μm以下。相比今天的制造技術,用EUV技術生成的芯片,其集成度可提高100倍,存儲容量也可以達到目前的100倍以上。XRL技術的光源波長約為1nm。由于容易實現高分辨率曝光,而被認為是所有后光學光刻技術中最為成熟的技術。XRL的主要困難是獲得具有良好機械物理特性的掩模襯底,而襯底材料目前認為最合適的是SiC。

EBL技術采用高能電子束對光刻膠進行曝光從而直接獲得結構圖形,由于其德布羅意波長為0.004nm左右,EBL不受衍射極限的影響,可獲得接近原子尺度的分辨率。IBL技術采用液態原子或汽態原子電離后形成的離子通過電磁場加速及電磁透鏡的聚焦或準直后對光刻膠進行曝光。其原理與EBL類似,但德布羅意波長更短,且鄰近效應小、曝光場大。IBL主要包括聚焦離子束光刻(FIBL)、離子投影光刻(IPL)等。最近實驗研究中已獲得10nm的分辨率。未來的技術用來制作幾十,乃至幾納米線寬的圖形原則上已不存在問題。

替代光學光刻的下一代光刻技術2、刻蝕、氧化、摻雜等運用低壓、高密度離子源干法刻蝕代替了傳統的濕法刻蝕以實現越來越細的線條和不斷增大深寬比的孔。批處理高溫氧化布散一藝將逐步減少，較深的擴散區或較厚氧化層的工序還將采用小批量高溫工藝。為了實現淺結和精確的溝道雜質剖面控制，單片加工的離子注人工藝己經逐步取代了批處理的擴散工藝。先進的CMOSIC已采用淺的溝槽隔離代替厚的場氧化隔離，以減少高溫處理過程和減小芯片面積。3、

互連線采用化學氣相淀積(CVD)方法淀積介質或其他材料薄膜。對導體膜，則采用新的物理氣相淀積(PVD:PhysicalVaporDeposition)方法。CMOSIC將普遍采用銅連線和低介電常數的介質材料，因此要發展適于銅互連的新工藝技術。為了實現多層互連，要保證硅片表面平整，化學機械拋光(CMP:ChemicalMechanicalPolish)也是今后工藝中的一項重要技術。器件按比例縮小時,電路的RC延時幾乎不縮小,從而隨芯片集成度的提高、面積的增大(連接復雜性提高),降低連線延時變得十分重要。實際上,使用微納米技術設計的芯片,其連線所占面積已超過器件所占的面積，連線問題具有與器件同等重要的意義。研究課題有:多層布線及相應的平面化技術,降低連線薄膜材料的電阻率、提高其可靠性(如以Cu代替Al)和降低多層布線層之間絕緣層材料的電容率(如以氟硅玻璃FSG代替SiO2),使RC延時下降。

三、薄柵氧化層的問題

隨著MOS器件溝道長度的不斷減小，為了抑制短溝道效應，減小亞閾值斜率.同時也為了增大驅動電流提高電路工作速度，必須使MOS晶體管的柵氧化層厚度和溝道長度一起按比例縮小.除了工藝技術的限制，也還有很多問題將限制氧化層的減薄，主要是:氧化層的擊穿和可靠性、薄氧化層的隧穿電流對器件和電路性能的影響，多晶硅柵的耗盡和反型層電容引起的器件性能退化等問題。1、氧化層的可靠性當氧化層中的電場強度超過一定界限時，將會引起氧化層的擊穿。在強電場下引起的碰撞離化產生大量高能量的電子，這些電子可以越過SiO2禁帶(9eV)進入導帶。大量電子進入導帶破壞了二氧化硅的絕緣性，這就是絕緣介質的本征擊穿，二氧化硅擊穿的臨界電場強度約107V/cm。在實際的柵氧化層中由于厚度不均勻，導致某些局部位置電場較大加之可能存在空洞（針孔或盲孔）、裂縫、雜質、纖維絲等疵點引起氣體放電、電熱分解等情況，而產生介質漏電甚至擊穿。由這些缺陷引起的介質擊穿叫非本征擊穿。但是對很薄的氧化層，在達到本征擊穿電場強度之前，會由于隧穿效應使一些電子越過二氧化硅勢壘，形成穿越氧化層的隧穿電流。特別是氧化層中存在的缺陷增加了電荷穿越氧化層的途徑。同時，電荷穿越氧化層會造成氧化層損傷。陷阱對電荷的俘獲引起氧化層磨損(wearout)已經成為影響MOS器件可靠性的一個重要問題。這種施加在柵氧化層上的電場低于其本征擊穿場強并未引起本征擊穿，但經歷一定時間后柵氧化層仍發生的擊穿，叫時變擊穿TDDB。柵氧化層TDDB現象是由于施加電應力過程中缺陷在氧化層內部產生并積聚的緣故。柵氧化層TDDB是威脅MOS器件和系統的壽命和長期工作可靠性的主要失效機制。柵氧化層的擊穿過程可以分為兩個階段。第一階段是損傷建立階段即在電應力作用下氧化層內部及Si/SiO2界面上不斷產生缺陷并形成缺陷（陷阱、電荷）的積累。積累的缺陷（陷阱、電荷）濃度達到一定程度后柵氧化層漏電流急劇增大轉入第二階段即在熱、電正反饋作用下氧化層迅速擊穿。由于第二階段過程很快因此柵氧化層壽命由第一階段中的損傷建立時間決定。一般常用達到擊穿的電荷Qbd來評價氧化層的質量。對薄氧化層，可以用達到擊穿的時間tbd即氧化層的壽命來反映薄氧化層的時變擊穿(TDDB;TimeDepedentDielcetricBreakdown)特性

VOX是加在氧化層上的電壓，xeff是有效氧化層厚度.它反映了物理上氧化層最薄弱處的厚度，也包含了Si-SiO2界面或氧化層內的缺陷造成局部電荷俘獲率提高或使Si-SiO2勢壘高度下降的作用。

G和τ0是反映ln(tbd)與電場強度的倒數1/E成線性關系的斜率和截距.它們是與溫度有關的常數,室溫下，

在半對數坐標中，氧化層壽命與外加偏壓成反比，即與有效電場成反比，比例系數為G。圖2.l氧化層壽命與氧化層電壓的關系

TDDB效應限制了氧化層厚度的減小

要使氧化層有30年的壽命，氧化層中的最大電場強度就不應超過8MV/cm。

對于5V工作電壓(若考慮到電壓的起伏，最大電壓可能達到5.5V)，氧化層厚度不能小于llnm;對于3.3V允許氧化層厚度減小到6.5nm;對于2.5V則要求氧化層厚度至少4.5nm；當電源電壓降到1V，氧化層的最小厚度是2nm。

實際的氧化層中總是存在缺陷，因為缺陷的存在使氧化層的擊穿電場強度降低30%左右。實際允許的氧化層電場強度在5—5.5MV/cm。圖2.2給出了要求30年壽命情況下允許的氧化層最小有效厚度與工作電壓的關系。2氧化層的隧穿電流的影響對于MOS結構，當柵氧化層比較薄時，會由于氧化層中電場的增強引起較為明顯的隧穿電流。穿越MOS晶體管柵氧化層的隧穿電流會對器件的性能帶來影響。如使電路靜態功耗加大。隧穿電流還會影響MOS器件特性和可靠性。對MOS結構.當柵氧化層厚度大于6nm時，主要是F一N(Fowler-Nordheim)隧穿電流。這種情況下，電子穿越氧化層的隧穿勢壘是三角形勢壘.如圖2.3(a)所示。若柵氧化層很薄，則主要是直接隧穿電流，這種情況下，氧化層上的壓降比Si一SiO2的勢壘高度小，隧穿勢壘是梯形勢壘，如圖2.3(b)所示。

隧穿電流的最大特點是隨氧化層中的電場強度EOX指數增大。F一N隧穿電流密度可表示為直接隧穿電流密度可近似表示為其中，EOX是氧化層中的電場強度，φb是Si—SiO2勢壘高度，Vox是氧化層上的電壓，A、B是依賴于電子有效質量、Si一SiO2勢壘高度等因素的系數，A≈1.25×10-6A/V2，B≈233.5MV/cm。對于很薄的氧化層，氧化層上的壓降小于3.2V，這時直接隧穿電流變得顯著。

3、柵氧化層直接隧穿電流的計算應用順序隧穿理論和巴丁傳輸哈密頓方法，把電子的直接隧穿結構分解為如圖兩個子系統，其中勢阱H1為三角勢阱，H2為半無限寬勢阱。入射電子態Ψ1是子系統哈密頓H1的本征態，其中H1的勢函數V1(x)如圖c)所示H2的勢函數V2(x)如圖b)所示

V0為SiO2/Si導帶偏移量。利用費米黃金規則，電子從入射態Ψ1到透射態Ψ2的傳輸矩陣元可計算如下總的隧穿電流密度為其中Jij是三角勢阱中的第i個能谷中第j個能級的電子隧穿至半無限勢阱中連續態相應能級形成的電流密度，可由下式求出fij是三角勢阱中相應能級的占有數，ρ2(Eij)和f2(Eij)分別是與三角勢阱中的能級相對應的半無限勢阱連續態能級上的電子態密度和費米分布函數。柵隧穿電流與氧化層電場強度的關系柵極直接隧穿電流與柵極電壓的關系圖2.5是用基于量子效應的模型模擬了不同柵氧化層厚度的MOSFET的柵電流與柵電壓的關系。從圖中看出，當柵氧化層厚度減薄到1.5nm，在1V電壓下柵極電流已超過1A/cm2。

4、柵電流對器件特性的影響a)漏電流，實際器件的導通電流：IDS=ICH+IG由于溝道電流隨著溝道長度減小而增大，而柵電流隨著溝長減小而減小，故柵電流與溝道電流的比值隨溝長的平方減小。對常規短溝道器件。柵電流的影響可以忽略。b)閾值電壓，柵電流要經過多晶硅柵和柵氧化層進人溝道，當氧化層減薄時柵氧化層的等效電阻Rsio2減小，從而使降在多晶硅電阻Rpoly上的電壓加大，使器件的閾值電壓要增加Rpoly*IG，而且柵電流IG的統計分布也將造成閾值電壓的起伏。圖2．8說明了RPOLYIG對閾值電壓VT的影響。

一定的柵寬度條件下，柵電流隨柵長（LG）增大而增大，柵電流隨柵長增加的關系比線性關系更顯著，從實驗得到的近似關系是：圖2.9給出了理論和測量得到的單位柵寬的柵電流與柵長的關系。虛線是基于多重散射理論(MST:MultipleScatteringTheory)的計算結果，符號表示實驗數據。對tOX=1.2nm情況.考慮了多晶硅上的壓降Rpoly*IG的影響，得到的結果用直線畫出，可見，考慮了這個修正后使計算結果和實驗數據更接近。由于隧穿電流有一定的統計分布，柵氧化層越薄，隧穿電流越大，柵電流的偏差σ(對應于△IG/IG=10%的△IG)也越大。柵電流的偏差將造成器件閾值電壓的起伏。不過，當柵氧化層厚度大于2nm時，柵電流的起伏不會引起閾值電壓的明顯起伏。由于柵電流在多晶硅柵上的壓降，使有效柵電壓降低，不僅使器件閾值電壓增加，也使器件的跨導下降。同樣，柵電流的起伏也會引起器件跨導的起伏。圖2.10是在LG=0.16μm,tox=1.2nm時的小尺寸MOSFE"T中觀察到的器件閾值電壓外和跨導gm隨柵電流起伏變化的情況

減小多晶硅柵電阻可以降低柵電流的影響。多晶硅柵的方塊電阻一般是10~103Ω∕。采用polyside或salicide結構可以使方塊電阻下降到3~10Ω∕。如果柵氧化層厚度減小到1nm以下，即使采用salicide結構，柵電阻相對于氧化層電阻仍然不可忽略。圖為在0.1μm×10μm的MOSFET，在氧化層電場5MV/cm的情況下柵氧化層等效電阻于氧化層厚度的關系。隨著柵長減小，多晶硅柵電阻相對影響增大。這與柵電流對I-V特性的影響不同。5、CMOS反相器靜態柵泄漏在CMOS反相器中，柵電流將產生輸入電流IIN,從而對靜態功耗產生影響。電路中由于器件源端和襯底端是接在一起的，這兩端之間的電壓VBS=0，所以襯底電流產生的功耗為0,可以忽略。(a)中，輸入電壓近似為0，輸出電壓等于Vdd

NMOSFET偏置于亞閾區，而PMOSFET偏置于線性區。NMOSFET的柵隧穿電流路徑局限在柵漏交疊區，其方向是從輸出節點指向輸入節點。PMOSFET的柵隧穿電流分布于溝道和源漏交疊區，其方向是從電源節點、溝道和輸出節點分別指向輸入節點。(b)中，輸入電壓近似為Vdd，輸出電壓等于0。PMOSFET偏置于亞閾區，NMOSFET工作于線性區。PMOSFET的柵隧穿電流路徑局限在柵漏交疊區，其方向是從輸入節點指向輸出節點。NMOSFET的柵隧穿電流遍布于溝道和源漏交疊區，其方向是從輸入節點分別指向輸出節點、溝道和零電位節點。定義Vdd=1.2V，利用HSPICE對CMOS反相器進行仿真。PMOSFET的靜態柵電流IGP隨著Vin正向增加，從負值向正值沿正向增加，在Vin接近0時與總的輸入電流Iin幾乎相等，此時PMOSFET的空穴隧穿電流占主要成分。NMOSFET的靜態柵漏電流IGN隨著Vin正向增加，也從負值向正值沿正向增加，在V/in接近1.2V時與總的輸入電流Iin幾乎相等，此時NMOSFET的電子隨穿泄漏占主要成分。目前MOS晶體管都采用多晶硅上面加上一層硅化物做柵電極的方法。過去都把多晶硅作為良好導體處理，其功函數由簡并的n型硅和P型硅決定。實際上即使是重摻雜多晶硅，其性能也和理想的導體不同。在柵氧化層不斷減薄的情況下，必須考慮多晶硅耗盡效應造成的柵電容減小。在多晶硅中靠近二氧化娃界面也會有能帶彎曲和耗盡層電荷分布。耗盡層厚度相當于增加了氧化層厚度，它使有效柵壓損失。四、多晶硅耗盡效應在柵氧化層不斷減薄的情祝下.必須考慮多晶硅柵耗盡效應造成的柵電容減小。類似于對MOS器件半導體表面耗盡的處理，在多晶硅中靠近二氧化硅界面也會有能帶彎曲和耗盡層電荷分布.對圖中nMOSFET,y處表面反型電荷密度為在強反型時由上圖可知，由于存在多晶硅耗盡，柵壓Vgs將被多晶硅耗盡區所分走一部分，則y處表面反型電荷密度變為在多晶硅耗盡區域求解泊松方程，并利用邊界條件，可以得出多晶硅耗盡區的電壓降。一維泊松方程求解多晶硅中的電壓降?p

邊界條件：

而根據高斯定律：求解得出從圖中看出也就是說，由泊松方程求出多晶硅中的電場，也就得出氧化層中電場。

其中，

其中av的單位是伏，NP是多晶硅摻雜濃度，從上式知，當NP>5×1019cm-3時，av>50，多晶硅耗盡區的電壓降接近于零。考慮閾值電壓時滿足，，。可以解出考慮多晶硅耗盡后的閾值電壓為閾值電壓與多晶硅摻雜濃度的關系。實線是上述理論模型；符號為二維器件模擬軟件計算結果。a)多晶硅耗盡對閾值電壓的影響b)多晶硅耗盡對輸出特性的影響c)多晶硅耗盡對柵電流的影響。仿真所示，NMOSFET其它參數不變，改變多晶硅柵濃度，反型狀態下的Ig-Vg特性曲線。同一測試柵壓下，多晶硅柵濃度越高，n+多晶硅柵中存在的耗盡區越薄，有效柵壓損失就越小，柵泄漏電流就越大。五、量子效應的影響

（一）反型層量子化（1）器件電壓不能按比例縮小（2）薄柵介質使得納米尺度器件(1)柵介質電場≈5MV/cm；硅中電場超過1MV/cm（反型時，見下圖）。一個是量子隧穿造成的p-n結泄漏電流增大，另一個是反型層量子化造成有效柵電容退化。量子理論區別于經典物理的基本特征是將無限小的粒子看成是波。不像經典理論假設的具有確定位置和速度的‘實心球’，量子理論中的粒子是散布于空間的波。量子力學用波函數ψ(r)描述粒子，在dr3的體積內找到該粒子的概率等于。半導體中載流子的波函數滿足薛定諤方程：其中為約化普朗克常量，m0=0.911×10-27g為電子靜止質量，UC(r)為晶體內部周期性勢能，VE(r)為施加電場產生的外部勢能，E為載流子的能量。若晶體尺度相對于原子尺度很大，外部勢能可認為是對晶體勢能的微擾作用。不考慮外部勢能，僅考慮晶體勢能得到：(1)(2)由普朗克理論可知，因為UC(r)是隨晶格周期變化的周期函數，因此有倒格子空間波矢k（cm-1）和周期函數k，其中ψC

可表示為：由方程（2-2）和（2-3）解出了能量-波矢之間的關系（關系），也就確定了半導體的能帶結構。載流子的運動遵守關系，所以它們可以看成是具有以下有效質量m*的經典粒子。(3)引入有效質量后，載流子在外加電場作用下的運動可使用經典力學方法描述，即：在相對較弱的外加電場下，載流子遵循宏觀經典理論，載流子的量子性質隱藏在有效質量近似之中。使用這種方法，按照以下兩步求解方程：首先數值求解方程(2)得到E-k關系并確定有效質量，再應用方程(3)求解外部電場中的載流子運動。無限深勢阱中的粒子U=0（0<x<a）U=U0（其他）勢阱無限深勢能量子力學預言：阱里的粒子的能量只可能是一系列分立的本征值,對應的波函數只能是能量本征態波函數。（1）U

與t

無關，寫定態定諤方程（2）解方程令1=03=00x（3）確定常數A、勢阱無限深~阱外無粒子=0（x0xa）由波函數連續性，邊界條件（0）=0（a）=0

Acos=0

=2Asinka=0n=1.2.3……ka=n

（0<x<a）基態能量駐波討論

考慮時間因子0Xn=10Xn=2n=3可采用如下近似求解反型層量子效應對器件特性的影響

1.有效質量近似；2.

三維薛定諤方程被分離為一維薛定諤方程，描述限制布洛赫波沿界面方向的垂直波包函數(x)；3.對勢阱里的電子而言，位于Si/SiO2界面的勢阱(＝3.1ev)為無窮大。

由于反型層中的載流子被限制在硅襯底表面的很窄的勢阱中，載流子在垂直表面方向的運動受到限制，因此反型載流子不能像體內的載流子那樣在三維空間自由運動，可以用二維電子氣描述反型層內的電子狀態。即變為電子在界面勢阱中的波函數和能量的本征值應滿足有效質量方程

弱反型層中的電子近似看作處在一個三角形勢阱中，假定勢阱的一邊(x<0)為氧化層形成的無限高的勢壘，另一邊(x>0)為線性勢分布，表示為Fs為界面電場其中εs是半導體介電常數,Ninv和Ndepl分別是反型層和耗盡層中的電荷密度求解令這個微分方程的有限解是Airy

函數三角勢阱中電子的本征波函數為則能量Eij只能取下列值邊界條件取Ψ(∞)=0,Ψ(0)=0Eij和Ψij(x)分別為i能谷中的j亞能帶的特征值和特征函數在Si/SiO2界面下x處的反型層電子密度可由對所有亞能帶進行求和得出當器件工作于中等反型到強反型時，由于反型層電荷的微擾，Airy函數不能準確描述基態特征函數，可采用如下表達式描述最低亞能帶的波函數

參數b由使用該公式中的波函數的系統的最小能量決定。由這方法可得到基態亞能帶能量近似表達式

下圖為量子效應作用下的電荷分布與經典波耳茲曼分布的比較。可以看到，由于量子機制的作用，反型層電荷的峰值將離開界面，該現象可以視為柵氧化層厚度在增加

由于有效柵氧厚度的增加，器件的閾值電壓電壓將變大，而反型電容將變小，從而導致漏極電流的衰退。

泊松方程與薛定諤方程的自洽模擬柵氧化層越薄，溝道區摻雜濃度越高，表面電場越強，量子效應的影響越顯著。反型層電荷量子化引起的閾值電壓增大也可等價于有效柵電壓的減小，因為要達到同樣的反型層電荷密度，必須加更大的柵電壓。圖2.18示出了不同的柵氧化層厚度和襯底摻雜濃度情況下量子效應引起的柵電壓變化.。有漏偏壓情況下量子效應的影響

量子效應對閾值電壓的影響僅反應了零電流(即沒有漏電壓)時柵電壓的平移。器件加有漏電壓時，量子效應還會引起溝道區反型層電荷及表面勢的分布變化，因此，不僅造成—VGS曲線相對經典理論的平移，而且斜率也會發生變化。考慮了加有漏偏壓情況下的量子效應的影響，可以用一個量子化的電荷薄層模型替代經典的電荷薄層模型計算MOS器件的導通電流。12/15/2020131可以套用基于漂移—擴散方程和高斯定律得到的漏電流表達式：圖2.12比較了用經典方法和量子力學計算得到的NMOS中反型載流子在垂直表面方向(x方向)的分布。考慮到多晶硅柵的耗盡效應和反量子化的影響，MOS晶體管的柵電容不再完全由柵氧化層的電容決定，而應由下式決定:

是單位面積柵氧化層電容，CP

是描述多晶硅柵耗盡效應的單位面積多晶硅耗盡層電容，CS是半導體表面反型層或積累層厚度決定的單位面積電容.（二）量子效應引起的帶-帶隧穿短溝道器件中，為了抑制短溝道效應，常采用高濃度的環繞摻雜(HALO)來限制源一漏pn結耗盡區的擴展，阻止漏電場向溝道區內穿透。較高濃度的環繞摻雜便得漏區附近形成高電場.例如可能在10nm距離內有1—2V的電勢變化。這樣強的電場將導致漏pn結發生量子機制的帶一帶隧穿，使pn結泄漏電流明顯增大。

nMOSFET源—襯底—漏能帶結構隧道二極管為P區和N區均重摻雜的PN結，其工作原理是1957年由日本的江崎（LeoEsaki）發現的。他在研究簡并PN結內部電場發射時在正向特性中觀察到了負阻現象，并用量子力學的隧道效應給予成功解釋。由于PN結兩側為1019—1020cm-3的高簡并摻雜，費密能級將進入P型和N型半導體的能帶中。由于平衡時兩邊的費米能級相等，使得勢壘區能帶彎曲量比普通PN結大，勢壘厚度薄，這是隧道效應的必要條件。

平衡時，由于勢壘區兩側在費密能級以上的狀態空，而費密能級以現的狀態被電子占滿，故無隧道電流，見圖(a)。

在外加偏壓下，P區和N區費密能級發生分裂，這時導帶的電子占有態和價帶的空狀態處于同一能量水平，才能產生隧道電流，且需滿足動量守恒。

當器件反偏時，圖(b)

，P區的費密能級向上移動，使得P區費密能級EFP以下有一部分電子態與N區費密能級EFN以上空狀態對應，引起反向隧道電流。如特性曲線圖中1點。圖(c)、(d)為加正向偏壓的情況。這時EFN相對于EFP向上移動，使N區導帶EFN以下的電子態與P區價帶EFP以上的空狀態對應，產生正向隧道電流。這種情況對應于特性曲線圖的2、3兩點。圖(c)、(d)的不同之處在于，后者在較高的正向偏壓下使導帶電子占有態與價帶空穴在能量上重疊更多，因而產生更大的隧道電流。圖(e)、對應更高的正向偏壓，EFN更往上移，但與P區空狀態在能量上重疊的部分卻逐漸縮小，甚至到最后不發生重疊，從而正向隧道電流逐漸下降到一個最小值。如特性曲線圖中的4、5點。圖中從3—5點的范圍是負阻區。根據分析，電流最小值5點對應的電壓V=VN+VP，其中VN和VP分別是費米能級進入導帶和價帶的能量所對應的電勢。圖(f)是在某一更大的正向偏壓下出現正常的PN結熱電流，與特性曲線圖的6點對應，熱電流隨外電壓指數增加。

隧道幾率和隧穿電流

1、隧道幾率電子越過禁帶的隧道過程與質點穿過勢壘的隧道過程相同，可以用量子力學中的WKB近似來分析。勢壘中電子波函數滿足的薛定諤方程為已知波函數在勢壘中是隨x而衰減的，故可以設則薛定諤方程變為如果求得Φ，則電子穿過勢壘的幾率，即隧道幾率P為x1和x2是隧道勢壘的邊界。已知Φ是的對數，即把隨x的快變化轉化為Φ隨x的慢變化。而慢變化函數的高階導數趨向于很小的值，可以設

從x1到x2積分，得到得到隧道幾率P為

由上式可知，只要給出勢壘的具體形式，便可求出隧道幾率。以下圖所示的三種勢壘為例，討論其隧道幾率。對于圖(a)的三角形勢壘，為方便計算取x2=0，則x1=-△x，這種勢壘的能量是x的線形函數，其斜率為。故有

將此結果代入隧道幾率P中，得三角形勢壘的隧道幾率為

對于圖(b)所示的矩形勢壘，有，則求得相應的隧道幾率對于圖(c)所示的拋物線型勢壘，若選x1和x2中點為坐標原點，則有拋物線公式相應的，得出隧道幾率可以看出，勢壘形狀不同對隧道幾率的影響并不大。三種形狀勢壘的隧道幾率的指數項都含有只是比例常數有所不同。三角勢壘比例常數為1.33，矩形勢壘為2.0，而拋物線勢壘為1.59。因此可以說，隧道幾率主要取決于勢壘高度Eg（禁帶寬度）和勢壘厚度△x，而△x取決于PN結兩側材料的摻雜濃度。一般△x在100埃左右才有明顯的隧道效應，這在重摻雜PN結中可以做到。對于數字邏輯電路，最大允許泄漏電流是1nA/1m溝道寬度，如果漏區高電場區域在10nm范圍，則帶帶隧穿電流密度小于10A/cm2。右圖可見漏最大電場為2MV/cm。對于溝道長度小于50nm的器件，必須考慮帶帶隧穿。

式中A是常數，FC(E)和FV(E)分別是導帶和價帶中費米-狄拉克分布函數，nC(E)和nV(E)分別是導帶和價帶的態密度函數。在正向偏壓下正向隧道電流為2、隧道電流主要分析正向隧道電流，即導帶電子經隧道過程進入價帶所形成的電流。熱平衡時由價帶進入導帶空態的隧道電流與由導帶進入價帶空態的電流完全相等，可以分別表示為由這些假設，費米-狄拉克分布函數可近似為E的線形函數，即這樣，即可推導出隧道電流為其中V是外加電壓，常數A’由實驗和理論曲線對比而定。以上簡化分析未考慮動量守恒，且簡并半導體的態密度也較為復雜，故結果不夠精確。幾點簡化：（1）在小電壓下隧道幾率是常數；（2）態密度函數分別隨(E-EC)1/2和

(EV-E)1/2而變化（3）費密能級進入價帶和導帶的距離qVp和qVn等于或小于2kT。*柵介質等效氧化層厚度（EOT）提取

在納米器件中，由于存在多晶硅耗盡、反型層或積累層電荷量子化等因素，使得等效氧化層厚度的確定變得困難

C-V測試中存在的柵介質漏電、襯底電阻等寄生元件也會使柵介質電容測試結果產生誤差

CV特性曲線得出的結果往往包含了柵介質漏電、襯底電阻等寄生元件、電荷量子化、多晶硅耗盡的影響

高精度透射電鏡（HR-TEM）是測量柵介質厚度的最有效方法，但設備昂貴，效率低。

考慮測量等效電路的結果IEEEED,1999,46(7):1500.

C-V儀測試出的Cm并非MOS結構柵電容C，由兩圖阻抗之間的關系，可以得出實際的柵介質電容如下

下標1和2分別是在頻率f1和f2下測得

,則有100K和1MHz雙頻率C-V測試及修正結果

(a)(b)MIS測試結構的等效電路

(a)包含漏電流、串聯電阻和寄生電容的精確模型

(b)實際測試模型考慮量子化的等效氧化層厚度（EOT）的提取方法

IEEEED,2002,49(4):695

如果在MIS結構中所加的外加偏壓是平帶電壓，則由于不存在勢阱或勢壘，量子效應、多晶硅耗盡可以忽約不計。由經典的半導體物理理論可知：

其中，其中，為氧化層電容。

為半導體表面的平帶電容，有：

其中，德拜長度

多晶硅也有相同的結果，

如何從C-V特性曲線得出平帶電壓和平帶電容？達到平帶電壓時，下列公式成立：這樣，在C-V特性曲線上利用數學方法求得一階和二階導數，并根據上式得出平帶電壓和平帶電容，即可得出氧化層厚度。由C-V曲線求平帶電壓和平帶電容示意圖六、遷移率退化和速度飽和

低電場情形，半導體中載流子平均漂移速度與電場成正比，比例系數即為遷移率。根據有效質量近似，可得故對于納米MOS器件，柵氧化層厚度小于10nm,而溝道區的摻雜濃度已接近1018cm-3量級，這些將造成Si—SiO2界面處的電場增強。一般界面處垂直于表面方向的電場已超過105V/cm，強電場不僅使溝道電子量子化，較強的表面電場也使反型載流子的遷移率退化。反型層內的載流子受到三種散射結構的影響：（1）帶電中心引起的庫侖散射（2）晶格振動引起的聲子散射（3）表面散射反型載流子的遷移率不同于體遷移率的另一個特點，是受表面電場的強烈影響；反型載流子的有效遷移率可由下式計算(Matthiessen公式

)

在上式中μph是由在聲子散射決定的遷移率，μsr

反映了表面散射的作用，μcoul

反映了庫侖散射的作用，這三個量分別決定于溝道區摻雜濃度NA，反型載流子面密度Ns，垂直于表面方向的有效電場強度

Eeff

和溫度T。而垂直于表面方向的有效電場強度決定于表面的耗盡層電荷和反型層電荷:聲子散射限制的遷移率可表示為A、B是擬合系數。在較低溫度下，溝道電子主要位于最低的量子化子帶上，這種情況下上式中的第一項可去掉，遷移率與溫度的關系近似是T-1。但是從實驗中得到的溫度依賴關系近似是T-1.8，這個誤差主要是因為上式只考慮了谷內的聲學聲子散射，而忽略了谷間的聲子散射作用。考慮到反型層最子化的影響，根據蒙特卡羅模擬結果得到一個μph的半經驗表達式：

對于量子化的溝道電子，所受的庫侖散射主要來自位于Si—SiO2界面一個熱長度Lth以內的帶電中心，在室溫下近似為Lth=2.5nm

考慮到自由載流子的屏蔽作用，可以用屏蔽長度Ls反映這個作用。因此庫侖散射決定的反型載流子遷移率可表示為μ0表示無屏蔽時每單位面積每個散射中心的作用

當反型載流子面密度大于1012cm-2時，一些電子態被全部填充，二維電子氣的簡并度將會影響屏蔽長度。考慮到簡并情況，可以引入一個反映簡并度的系數F：

LDH表示無簡并情況的屏蔽長度。對無簡并情況，；對強簡并情況，。引人F系數后，庫侖散射決定的遷移率可表示為

從對Si—SiO2界面的TEM分析得到，界面的不平整度大約在1.3nm，均方差約為0.2nm。表面不平整度引起的表面散射強烈依賴于表面電場。由表面散射決定的遷移率和表面有效電場強度的平方成反比：其中是與不平整度的均方根有關的擬合系數。載流子對表面散射也有一定屏蔽作用，這個屏蔽作用隨溫度的升高而減弱。考慮到這個影響，表面散射限制的遷移率可表示為

綜合考慮三種散射機制，按照Matthiessen公式可以得出總的遷移率與表面電場的關系，如圖模型公式計算得到的有效遷移率(實線)與測量數據(點)的比較

在表面電場比較小時，庫侖散射起主要作用。另外當溫度很低時，聲子散射和表面散射作用減弱，庫侖散射占主導地位。在庫侖散射起支配作用的情況下，反型載流子的遷移率與襯底摻雜濃度有較強的依賴關系。隨著表面有效電場強度的增大，聲子散射和表面散射起主要作用，遷移率基本與摻雜濃度無關，不同摻雜濃度樣品的曲線趨于一致，達到一個，“普適曲線”。反型載流子遷移率主要受聲子散射限制，基本上的依賴關系。當電場更強時.反型載流子更向表面集中.表面散射加強。當時，反型載流子的遷移率主要受表面散射限制，因為表面散射對電場有更強的依賴關系。這種情況下電子的遷移率基本隨有效電場強度的平方下降。

反型載流子的飽和速度降低

在低電場情形下，載流子的漂移速度與電場強度成比例，且比例常數μ不是電場強度的函數，但當電場增強到以上時，載流子速度與電場強度不再成正比，并最終達到飽和。在沒有外加電場時，載流子和晶格通過聲子交換能量，并達到熱平衡狀態。而在有電場存在時，載流子獲得能量，這時載流子溫度高于晶格溫度，獲得了一定的附加速度，即所謂的漂移速度。

弱場情況下，載流子由電場獲得的能量并不多，載流子沿電場方向的漂移速度比本身的熱運動速度要小得多，仍可近似認為載流子于晶格處于熱平衡狀態，電場不影響載流子的運動狀態和散射過程，因而載流子的遷移率維持常數不變。

在電場強度足夠大時，載流子獲得的能量較大，但它與晶格間的能量交換仍以聲學聲子來進行，載流子獲得的能量不能及時與晶格交換，因而載流子溫度Te隨電場強度的加大而升高，使載流子溫度顯著大于晶格溫度，這時的載流子稱為熱載流子。載流子的運動速度隨溫度T的升高按的比例規律增加，所以被晶格散射的幾率加大，因此隨著溫度的升高遷移率下降。

當電場進一步增加時，載流子獲得的能量可以與光學波聲子的能量相比，散射時可以發射光學波聲子，于是載流子的漂移速度不再增加，而是維持一個一定的數值，稱為散射極限速度或飽和速度，以usat表示。對于深亞微米及納米CMOS器件，不僅垂直于表面方向(縱向)的電場增強，沿溝道方向(橫向)的電場也在增大。橫向電場的增大將會引起反型載流子漂移速度的飽和。一旦發生速度飽和，MOSFET的飽和區電流不再隨柵電壓的平方增加，而是線性依賴關系，即其中vs是反型載流子的飽和漂移速度。反型載流子的飽和漂移速度要比體內載流子的飽和漂移速度(約為107cm/s)低。反型載流子的漂移速度與橫向電場的關系，根據實驗得到半經驗模型:

而函數可用下述經驗公式計算：當橫向電場Ey較小時，f(μ,E)=1，漂移速度遵守常規的vd=μEy關系；當橫向電場較大時（104V/cm），函數中的第三項起主要作用，漂移速度趨向于飽和漂移速度vs。

反型層中的vs(cm/s)體硅中的vs(cm/s)vc(cm/s)G電子6.50×1061.126×1078.824×10613.18空穴5.85×1069.767×1067.367×10610.97由得出其中單位面積的反型層電荷為而該方法產生很大的誤差，該誤差來自于器件內橫向電場和縱向電場沿溝道方向是不均勻分布，使反型層電荷的值有較大偏差。

如何測量反型載流子的飽和速度下圖是器件電場分布的二維數值模擬結果。橫向與縱向電場存在不均勻性。對上述MOSFET用數值模擬得到電流，再根據速度飽和得到的飽和漂移速度。圖2.27是計算得到的vs與柵電壓及宏觀平均電場強度的關系。

圖2.27表現的反型載流子飽和漂移速度隨柵壓的變化實際上反映了飽和漂移速度對反型載流子面密度(Ninv)的依賴關系。

為了更精確地分析反型載流子的漂移速度，采用一種多晶硅電阻作為柵極的MOS結構進行測量分析。

在柵的兩端加兩個柵壓VG1和VG2，且VG2=VG1+VD,使從源到漏的柵壓線性增加。則可以保證沿溝道方向的表面反型載流子面密度基本均勻。

利用2.29所示的電阻柵極結構，對一組不同溝道長度的MOSFET測量得到了漂移速度與橫向電場強度的關系。

不同溝道長度器件的測量結果完全一致，這進一步說明

了測量的精確性。當電場強度超過104V/cm以后，載流子漂移速度趨于飽和。

圖2.31是對1.5μm溝道長度的NMOS器件，在不同表面反型載流子面密度下測量得到的曲線。這個結果證明了反型載流子的飽和漂移速度對載流子面密度的依賴關系。為了區分反型載流子面密度和縱向電場這兩個影響，采用增加襯底電壓Vsub的方法測量曲線，通過調整VGS和Vsub可以在固定縱向電場強度情況下考察漂移速度對反型載流子面密度Ninv的依賴關系，或者在固定反型載流子面密度條件下考察漂移速度對縱向電場ex的依賴關系。說明反型載流子的漂移速度主要依賴于Ninv而不是縱向電場強度ex

。在較高的反型載流子密度情況下，載流子之間的散射作用很強，是造成了反型載流子飽和漂移速度降低的一個重要原因。

速度過沖效應

當存在電場梯度時，能量馳豫時間內電子速度可以超過相應高場的速度值。

當溝道方向電場增加，電子開始與晶格處于不平衡狀態。在電子的運行過程中不能發生足夠的聲子散射事件，從而導致電子能被加速到超過飽和速度，這種由動量不守恒的效應可以在能量馳豫時間內觀察到。因此，過沖是一種非平衡效應，不能由簡單的漂移──擴散進行模擬。

非均勻電場中的漂移速度可以近似表達為其中u0為均勻電場中的漂移速度，λ在低場下，與溝道方向電場有關。然而在短溝道MOSFET中，在漏端的電場梯度會更高，且即使在普通工作條件下電場也會很高，這時可以當作常數。為了得到解析的電流表達式，對電場梯度作如下假設（其中k與工作條件相關）可得考慮速度過沖后的電流Ids,os為

七、雜質隨機分布的影響對于溝道長度小于100nm的小尺寸MOS器件，其溝道區內的雜質原子總數只有幾十個到上百個。這樣少量的雜質數目，其數量的相對漲落將可能達到百分之幾十。

由于離子注入、擴散等工藝的隨機本質，使溝道區內的雜質原子不是理想的連續均勻的分布，而具有分立的微觀隨機分布的本質。雜質原子的隨機分布會引起與雜質濃度有關的器件參數發生變化，特別是器件閾值電壓離散性。

以8KNMOSFET陣列為例，陣列面積很小，為0.7mm2，可以忽略氧化層厚度，溝長和溝寬的影響。測量出閾值電壓為高斯分布，滿足隨機統計規律。Leff=0.5m的MOSFET陣列閾值電壓標準偏差VT=6.9mVLeff=0.3m的MOSFET陣列閾值電壓標準偏差VT=10.6mV,如果不考慮界面態電荷以及雜質濃度漲落引起的表面勢的變化，則閾值電壓的變化主要是由耗盡層電荷數漲落引起的，由此引起的閾值電壓變化的標準偏差可近似用下式估算：其中把耗盡層厚度xd和QB的

表達式代入

(a)降低雜質影響的器件結構(b)縱向摻雜分布(a)采用逆向（retrograde）摻雜溝道，使表面處雜質濃度低可以極大減小雜質隨機分布引起的閾值電壓離散性。其中，xs和xdm分別是表面低摻雜區厚度和閾值條件下表面最大耗盡層厚度。如圖，溝道采用逆向摻雜分布，低摻雜區濃度1×1016cm-3，高摻雜區濃度1×1018cm-3，低摻雜區厚度0.04m。閾值電壓標準偏差從9.2mV減小到3.3mV。八、閾值電壓減小的限制

隨著CMOS器件尺寸減小，集成度不斷提高，無論從降低功耗考慮，還是從器件的可靠性考慮，電源電源電壓都必須隨著器件尺寸的減小而降低。盡管電源電壓不能完全按照CE規則（恒定電場規則）與器件尺寸以同樣比例減小，當器件尺寸縮小到100nm以下時，電源電壓將降低到1.0v左右。對于很低的電源電壓，MOS器件的閾值電壓設計也將成為一個棘手的問題。閾值電壓的設計主要考慮三個方面：電路的性能（即電路速度），電路的噪聲容限，以及電路的功耗。AnExample:TheCMOSInverterFirst-OrderDCAnalysisVOL=0VOH=VDDVM=f(Rn,Rp)TransientResponse

tpHL=f(Ron.CL)=0.69RonCLVoltageTransferCharacteristicPMOSLoadLinesVDD=2.5VCMOSInverterLoadCharacteristics

CMOSInverterVTC

電路速度的考慮從改善電路速度考慮，閾值電壓應盡量減小，因為在一定的電源電壓上減小閾值電壓可增大器件的驅動電流，從而減小電路延遲時間。CMOS電路的延遲時間可近似表示為:線性區CL是電路的負載電容，VDD表示CMOS電路的邏輯擺幅，即電源電壓，K是導電因子，對于給定的器件K是常數。

飽和區下圖針對不同電源電壓給出了歸一化延遲時間與閾值電壓的關系可見，要使電路性能不退化閾值電壓應隨電源電壓的降低按比例減小。

圖2.45說明延遲時間與閾值電壓相對電源電壓比例的關系。從圖中看出，當VT/VDD接近0.5時，延遲時間急劇增大，而當VT/VDD小于0.2以后，延遲時間變化很小，在電源電壓較高時，一般都取VT=0.25VDD。圖中的延遲時