1、電子技術(shù)基礎(chǔ)(數(shù)字部分)第1頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五組合邏輯電路的一般框圖Li = f (A1, A2 , , An ) (i=1, 2, , m)工作特征: 組合邏輯電路工作特點(diǎn):在任何時(shí)刻，電路的輸出狀態(tài)只取決于此時(shí)刻的輸入狀態(tài)，而與電路原來的狀態(tài)無關(guān)。關(guān)于組合邏輯電路結(jié)構(gòu)特征: 1、輸出、輸入之間沒有反饋延遲通路， 2、不含記憶單元第2頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五二. 組合邏輯電路的分析步驟： 4.1 組合邏輯電路分析1、 由邏輯圖寫出各輸出端的邏輯表達(dá)式；2、 化簡和變換邏輯表達(dá)式；3、 列出真值表；4、 根據(jù)真值表或邏輯

2、表達(dá)式，經(jīng)分析最后確定其功能。根據(jù)已知邏輯電路，經(jīng)分析確定電路的邏輯功能。一. 組合邏輯電路分析的目的第3頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五 三、組合邏輯電路的分析舉例 例1 分析如圖所示邏輯電路的功能。1.根據(jù)邏輯圖寫出輸出函數(shù)的邏輯表達(dá)式2. 列寫真值表。 10010110 111011101001110010100000CBA00111100 3. 確定邏輯功能： 解：輸入變量的取值中有奇數(shù) 個(gè)1時(shí)，L為1，否則L為0, 電路具有奇校驗(yàn)功能。如要實(shí)現(xiàn)偶校驗(yàn)，電路應(yīng)做何改變？第4頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五例2 試分析下圖所示組合邏輯電

3、路的邏輯功能。解：1、根據(jù)邏輯電路寫出各輸出端的邏輯表達(dá)式，并進(jìn)行化簡和變換。 X = A第5頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五2、列寫真值表 X = A真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A000011110011110001011010第6頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五這個(gè)電路邏輯功能是對輸入的二進(jìn)制碼求反碼。最高位為符號(hào)位，0表示正數(shù)，1表示負(fù)數(shù)，正數(shù)的反碼與原碼相同；負(fù)數(shù)的數(shù)值部分是在原碼的基礎(chǔ)上逐位求反。3、確定電路邏輯功能真值表 1 1 1 0

4、 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A000011110011110001011010第7頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五1、邏輯抽象：根據(jù)實(shí)際邏輯問題的因果關(guān)系確定輸入、輸出變量，并定義邏輯狀態(tài)的含義；2、根據(jù)邏輯描述列出真值表；3、由真值表寫出邏輯表達(dá)式;5、 畫出邏輯圖。4、根據(jù)器件的類型, 化簡和變換邏輯表達(dá)式二、組合邏輯電路的設(shè)計(jì)步驟 一、組合邏輯電路設(shè)計(jì)的目標(biāo)：根據(jù)實(shí)際邏輯問題，求出滿足所要求邏輯功能的最簡單邏輯電路。4.2 組合邏輯電路的設(shè)計(jì)第8頁，共118頁，2022年，5月20日，4點(diǎn)

5、20分，星期五例1 某火車站有特快、直快和慢車三種類型的客運(yùn)列車進(jìn)出，試用兩輸入與非門和反相器設(shè)計(jì)一個(gè)指示列車等待進(jìn)站的邏輯電路，3個(gè)指示燈一、二、三號(hào)分別對應(yīng)特快、直快和慢車。列車的優(yōu)先級(jí)別依次為特快、直快和慢車，要求當(dāng)特快列車請求進(jìn)站時(shí)，無論其它兩種列車是否請求進(jìn)站，一號(hào)燈亮。當(dāng)特快沒有請求，直快請求進(jìn)站時(shí)，無論慢車是否請求，二號(hào)燈亮。當(dāng)特快和直快均沒有請求，而慢車有請求時(shí)，三號(hào)燈亮。第9頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五解：1、 邏輯抽象。輸入信號(hào): I0、I1、I2分別為特快、直快和慢車的進(jìn)站請求信號(hào) 且有進(jìn)站請求時(shí)為1，沒有請求時(shí)為0。輸出信號(hào): L0、L1、

6、L2分別為3個(gè)指示燈的狀態(tài)， 且燈亮為1，燈滅為0。輸 入輸 出I0 I1 I2 L0 L1 L2 000000110001010001001根據(jù)題意列出真值表 (2) 寫出各輸出邏輯表達(dá)式。L0 = I0第10頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五輸 入 輸 出 I0 I1 I2 L0 L1 L2 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 0 0 1 真值表 （2、 化簡各輸出邏輯表達(dá)式。）L0 = I03、 根據(jù)要求將上式變換為與非形式 第11頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五4、 根據(jù)輸出邏輯表達(dá)式畫出邏輯圖。第1

7、2頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五例2 試設(shè)計(jì)一個(gè)碼轉(zhuǎn)換電路，將4位格雷碼轉(zhuǎn)換為自然二進(jìn) 制碼。可以采用任何邏輯門電路來實(shí)現(xiàn)。解：(1) 明確邏輯功能，列出真值表。設(shè)輸入變量為G3、G2、G1、G0為格雷碼，當(dāng)輸入格雷碼按照從0到15遞增排序時(shí)， 可列出邏輯電路真值表輸出變量B3、B2、B1和B0為自然二進(jìn)制碼。第13頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五0 1 1 1 0 1 0 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 1 1 0 1 0 0 0 1 1 0 0 0 1 1 0 0 1 0 0 0 1 0 0 0 1 1 0

8、0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 B3 B2 B1 B0 G3 G2 G1 G0 輸 出 輸 入 1 1 1 1 1 0 0 0 1 1 1 0 1 0 0 1 1 1 0 1 1 0 1 1 1 1 0 0 1 0 1 0 1 0 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 0 0 0 1 1 0 0 B3 B2 B1 B0 G3 G2 G1 G0 輸 出 輸 入 邏輯電路真值表第14頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五(2) 畫出各輸出函數(shù)的卡諾圖，并化簡和變換。3 3 G B = = 2 B

9、+ 3 G 2 G 2 G 3 G 第15頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五+ 2 G 3 G 1 B = 1 G + 2 G 3 G 1 G 2 G 3 G 1 G + 2 G 3 G 1 G =( 2 G 3 G ) + 2 G 3 G 1 G +（ 2 G 3 G ) + 2 G 3 G 1 G = 3 G 2 G 1 G 0 B = 3 G 2 G 1 G 0 G 第16頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五(3) 根據(jù)邏輯表達(dá)式，畫出邏輯圖第17頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五4.3 組合邏輯電路中的競爭冒險(xiǎn)如果A

10、、B為兩個(gè)互補(bǔ)信號(hào)，由于A、B兩個(gè)信號(hào)的變化時(shí)刻實(shí)際上不可能完全相同(即使完全相同，也存在冒險(xiǎn))，輸出就可能出錯(cuò)（也有可能不出錯(cuò)？） -冒險(xiǎn)。 產(chǎn)生競爭冒險(xiǎn)的原因A、B兩個(gè)信號(hào)哪一個(gè)先發(fā)生變化？-競爭。第18頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五競爭:當(dāng)一個(gè)邏輯門的兩個(gè)輸入端的信號(hào)同時(shí)向相反方向變化，而變化的時(shí)間有差異的現(xiàn)象。冒險(xiǎn):兩個(gè)輸入端的信號(hào)取值的變化方向相反時(shí)，如果門電路輸出端的邏輯表達(dá)式簡化成兩個(gè)互補(bǔ)信號(hào)相乘 或者相加 ，由競爭而可能產(chǎn)生輸出干擾脈沖的現(xiàn)象。第19頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五 消去競爭冒險(xiǎn)的方法（發(fā)現(xiàn)競爭并且消除競爭）

11、1. 發(fā)現(xiàn)并消除互補(bǔ)乘積項(xiàng) 寫出組合邏輯電路的邏輯表達(dá)式，當(dāng)某些邏輯變量取特定值（0或1）時(shí)，如果表達(dá)式能轉(zhuǎn)換為： 則存在1冒險(xiǎn)；第20頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五 消去競爭冒險(xiǎn)的方法 A B C 1 & L B = C = 0時(shí)為消掉AA，變換邏輯函數(shù)式為 ) )( ( C A B A L + + = 可能出現(xiàn)競爭冒險(xiǎn)（1冒險(xiǎn)）。A A F = BC B A AC F + + = 第21頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五2.發(fā)現(xiàn)并消除相加互補(bǔ)項(xiàng)-增加乘積項(xiàng)寫出組合邏輯電路的邏輯表達(dá)式，當(dāng)某些邏輯變量取特定值（0或1）時(shí)，如果表達(dá)式能轉(zhuǎn)換為

12、： 則存在0冒險(xiǎn)。 第22頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五2. 增加乘積項(xiàng),避免互補(bǔ)項(xiàng)相加 ， 當(dāng)A=B=1時(shí)，根據(jù)邏輯表達(dá)式有C B AC L + = 當(dāng)A=B=1時(shí)C B AC L + = C B AC L + = + AB C C L + = AB 0 1 A 0 0 0 1 0 1 1 1 L B C 00 01 11 10 第23頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五3. 輸出端并聯(lián)電容器 如果邏輯電路在較慢速度下工作，為了消去競爭冒險(xiǎn)，可以在輸出端并聯(lián)一電容器，致使輸出波形上升沿和下降沿變化比較緩慢，可對很窄的脈沖起到平波的作用。420

13、pF 第24頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五4.4 幾種典型的組合邏輯集成電路4.4.1 編碼器 4.4.2 譯碼器/數(shù)據(jù)分配器 4.4.3 數(shù)據(jù)選擇器 4.4.4 數(shù)值比較器 4.4.5 算術(shù)運(yùn)算電路 第25頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五1、)編碼器 (Encoder)的概念與分類編碼：賦予二進(jìn)制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8如：ASCII碼中，用1000001表示字母A等編碼器：具有編碼功能的邏輯電路。4.4.1 編碼器4.4 幾種典型的組合邏輯集成電路第26頁，共118頁，2022年，5月20

14、日，4點(diǎn)20分，星期五將每一個(gè)待編碼的輸入信號(hào)變換為不同的二進(jìn)制代碼輸出。 如8線-3線編碼器：將8個(gè)輸入的信號(hào)分別編成 8個(gè)3位二進(jìn) 制數(shù)碼輸出。如BCD編碼器：將10個(gè)編碼輸入信號(hào)分別編成10個(gè)4位二進(jìn)制碼輸出。編碼器的邏輯功能：第27頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五編碼器的分類：普通編碼器和優(yōu)先編碼器。普通編碼器：任何時(shí)候只允許輸入一個(gè)有效編碼信號(hào)，否則輸出就會(huì)發(fā)生混亂。優(yōu)先編碼器：允許同時(shí)輸入兩個(gè)以上的有效編碼信號(hào)。當(dāng)同時(shí)輸入幾個(gè)有效編碼信號(hào)時(shí)，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級(jí)別，只對其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。第28頁，共118頁，2022年，5月20日，4

15、點(diǎn)20分，星期五二進(jìn)制編碼器的結(jié)構(gòu)框圖1、編碼器的工作原理 I 0 I 1 Y n - 1 Y 0 Y 1 1 n 2 - I 二進(jìn)制 編碼器 2 n 個(gè) 輸入 n 位二進(jìn) 制碼輸出 第29頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五4線2線普通二進(jìn)制編碼器 (設(shè)計(jì)) 1000010000100001Y0Y1I3I2I1I0 （2）邏輯功能表編碼器的輸入為高電平有效。 （a）邏輯框圖4輸入二進(jìn)制碼輸出110110001、編碼器的工作原理(1) 普通編碼器第30頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五存在的問題：1.當(dāng)輸入全是0，輸出亦為00；2.當(dāng)輸入中有兩個(gè)或

16、兩個(gè)以上的1時(shí)，輸出亦出錯(cuò)(亦為00)改進(jìn)：優(yōu)先編碼器第31頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五代碼輸出 工作狀態(tài)標(biāo)志 編碼輸入 (2) 優(yōu)先編碼器4線2線優(yōu)先編碼器(P138. 問題1仍存在)解決輸入全是無效信號(hào)時(shí)出錯(cuò)的實(shí)例：鍵盤輸入8421BCD碼編碼器第32頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五 輸 入 輸 出 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 A B C D GS 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 111111110 1 0 0 1 1 111111110 1 1 0 0 0 1 1111

17、1110 1 1 0 1 1 1 1 1111110 1 1 1 0 1 1 0 1 111110 1 1 1 1 0 1 0 1 1 11110 1 1 1 1 1 0 1 0 0 1 1110 1 1 1 1 1 1 0 0 1 1 1 110 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 該編碼器為輸入低電平有效2. 鍵盤輸入8421BCD碼編碼器功能表 問題2仍存在：當(dāng)輸入中有兩個(gè)或兩個(gè)以上的0時(shí)，輸出可能出錯(cuò)（例如同時(shí)按下S1和S2，輸出為0011）第33頁，共1

18、18頁，2022年，5月20日，4點(diǎn)20分，星期五優(yōu)先編碼器CD4532的示意框圖、引腳圖2 集成電路編碼器（問題1、2均得到解決）第34頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五CD4532電路圖(不要求)第35頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五 優(yōu)先編碼器CD4532功能表輸 入輸 出EI I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 GS EO LLLLLLHLLLLLLLLLLLLHHHHHHHLHLHHHLHLHLLHHLHHLHLLLHHLLHLHLLLLHLHHHLHLLLLLHLHLHLHLLLLLLHLLHHLHLL

19、LLLLLHLLLHL為什么要設(shè)計(jì)GS、EO輸出信號(hào)？第36頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五用二片CD4532構(gòu)成16線-4線優(yōu)先編碼器,其邏輯圖如下圖所示，試分析其工作原理。 00 0 0 0 0 0輸出是非編碼輸出0第37頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五。11無有效電平輸入 1 0 1 1 1那塊芯片的優(yōu)先級(jí)高？1A7有有效電平輸入0第38頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五。 100若A10有有效電平輸入 1 1 0 1 0第39頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五譯碼器的分類： 譯碼：譯碼是

20、編碼的逆過程，它能將二進(jìn)制碼翻譯成代表某一特定含義的信號(hào).(即電路的某種狀態(tài))1 譯碼器的概念與分類譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。唯一地址譯碼器代碼變換器將一系列代碼轉(zhuǎn)換成與之一一對應(yīng)的有效信號(hào)。 將一種代碼轉(zhuǎn)換成另一種代碼(七段顯示譯碼器)。 二進(jìn)制譯碼器 二十進(jìn)制譯碼器 常見的唯一地址譯碼器： 譯碼器/數(shù)據(jù)分配器第40頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五（1.） 二進(jìn)制譯碼器n 個(gè)輸入端使能輸入端2n個(gè)輸出端設(shè)輸入端的個(gè)數(shù)為n，輸出端的個(gè)數(shù)為M 則有 M=2n2、 集成電路譯碼器第41頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五(a) 74H

21、C139集成譯碼器 (1. )二進(jìn)制譯碼器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3 Y2 Y1 Y0 A0A1E輸出輸 入功能表（筆記P35）邏輯圖：P144圖第42頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五(b) 74HC138(74LS138)集成譯碼器 引腳圖邏輯圖第43頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五74HC138集成譯碼器（不要求）邏輯圖第44頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五74HC138集成譯碼器功能表L H H H H H H H H H H L L H H L H H H H H

22、H L H H L L H H H L H H H H H H L H L L H H H H L H H H H L L H L L H H H H H L H H H H H L L L H H H H H H L H H L H L L L H H H H H H H L H H L L L L H H H H H H H H L L L L L L H H H H H H H H H L H H H H H H H H H X H H H H H H H H H A2 E3 輸 出輸 入A1 A0 第45頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五1、已知下圖所示電路的輸

23、入信號(hào)的波形試畫出譯碼器輸出的波形。 譯碼器的應(yīng)用 第46頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五2、譯碼器的擴(kuò)展用74X139和74X138構(gòu)成5線-32線譯碼器第47頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五 3線8線譯碼器的 含三變量函數(shù)的全部最小項(xiàng)。Y0Y7基于這一點(diǎn)用該器件能夠方便地實(shí)現(xiàn)三變量邏輯函數(shù)。3、用譯碼器實(shí)現(xiàn)邏輯函數(shù)。. . .當(dāng)E3 =1 ，E2 = E1 = 0時(shí)第48頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五用一片74HC138實(shí)現(xiàn)函數(shù)首先將函數(shù)式變換為最小項(xiàng)之和的形式 在譯碼器的輸出端加一個(gè)與非門，即可實(shí)現(xiàn)給定的組合

24、 邏輯函數(shù). 第49頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五 集成二十進(jìn)制譯碼器 7442功能：將8421BCD碼譯成為10個(gè)狀態(tài)輸出。 第50頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五功能表十進(jìn) 制數(shù) BCD輸入 輸 出 A3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 0 L L L L L H H H H H H H H H 1 L L L H H L H H H H H H H H 2 L L H L H H L H H H H H H H 3 L L H H H H H L H H H H H H 4 L H L L

25、 H H H H L H H H H H 5 L H L H H H H H H L H H H H 6 L H H L H H H H H H L H H H 7 L H H H H H H H H H H L H H 8 H L L L H H H H H H H H L H 9 H L L H H H H H H H H H H L 對于BCD代碼以外的偽碼（10101111這6個(gè)代碼）Y0 Y9 均為高電平。 （2） 集成二十進(jìn)制譯碼器7442第51頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五顯示譯碼器 脈沖信號(hào) 第52頁，共118頁，2022年，5月20日，4點(diǎn)20分，

26、星期五1. 七段顯示譯碼器（1）最常用的顯示器有：半導(dǎo)體發(fā)光二極管和液晶顯示器。 共陽極顯示器共陰極顯示器abcdfge顯示器分段布局圖第53頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五常用的集成七段顯示譯碼器 -CMOS七段顯示譯碼器74HC4511 驅(qū)動(dòng)共陰極顯示器第54頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五LT HHLHHHHHLLHHHL9 HHHHHHHLLLHHHL8 LLLLHHHHHHLHHL7 HHHHHLLLHHLHHL6 HHLHHLHHLHLHHL5 HHLLHHLLLHLHHL4 HLLHHHHHHLLHH L3 HLHHLHHLHL

27、LHH L2 LLLLHHLHLLLHH L1 LHHHHHHLLLLHHL0g f e d c b a 字形輸 出輸 入十進(jìn)制或功能D3 D2 D1 D0 BL LE CMOS七段顯示譯碼器74HC4511功能表（P151）驅(qū)動(dòng)共陰極顯示器第55頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五* HH H鎖 存熄滅LLLLLLL HL 滅 燈 HHHHHHH L 燈 測 試熄滅LLLLLLLHHHHHHL15熄滅LLLLLLLLHHHHHL14熄滅LLLLLLLHLHHHHL13熄滅LLLLLLLLLHHHHL12熄滅LLLLLLLHHLHHHL11熄滅 LLLLLLLLHLHH

28、HL10LT g f e d c b a 字形輸 出輸 入十進(jìn)制 或功能BL LE D3 D2 D1 D0 CMOS七段顯示譯碼器74HC4511功能表(續(xù))第56頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五例 由74HC4511構(gòu)成24小時(shí)及分鐘的譯碼電路如圖所示， 試分析小時(shí)高位是否具有零熄滅功能。第57頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五數(shù)據(jù)分配器：相當(dāng)于多輸出的單刀多擲開關(guān)，是一種能將數(shù)據(jù)分時(shí)送到多個(gè)不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖用74HC138組成數(shù)據(jù)分配器第58頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五用譯碼器實(shí)現(xiàn)數(shù)據(jù)

29、分配器 0 1 0當(dāng)ABC = 010 時(shí)，Y2=DC B A第59頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五4.3.3 數(shù)據(jù)選擇器1、數(shù)據(jù)選擇器的定義與功能 數(shù)據(jù)選擇的功能：在通道選擇信號(hào)的作用下，將多個(gè)通道的數(shù)據(jù)分時(shí)傳送到公共的數(shù)據(jù)通道上去。數(shù)據(jù)選擇器：能實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當(dāng)于多個(gè)輸入的單刀多擲開關(guān)，又稱“多路開關(guān)” 。第60頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五4選1數(shù)據(jù)選擇器2 位地址碼輸入端使能信號(hào)輸入端，低電平有效1路數(shù)據(jù)輸出端（1）邏輯電路數(shù) 據(jù) 輸 入 端第61頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五（2

30、）工作原理及邏輯功能0 0I30 11 01 1=1=0 0 1 Y S0 S1 E 地址 使能 輸出 輸 入 功能表000I0001I1010I2011I3第62頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五74LS151功能框圖2、集成電路數(shù)據(jù)選擇器 8選1數(shù)據(jù)選擇器74HC151 第63頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五2、集成電路數(shù)據(jù)選擇器 2個(gè)互補(bǔ)輸出端8 路數(shù)據(jù)輸入端1個(gè)使能輸入端3 個(gè)地址輸入端 74LS151的邏輯圖(與使能端相連的或門的輸入端并沒有小圓圈)第64頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五3、74LS151的功

31、能表當(dāng)E=1時(shí)，Y=0當(dāng)E=0時(shí) 功能表見P155表第65頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五數(shù)據(jù)選擇器組成邏輯函數(shù)產(chǎn)生器控制Di ，就可得到不同的邏輯函數(shù)。5、數(shù)據(jù)選擇器74LS151的應(yīng)用當(dāng)D0 =D3=D5 = D7=0D1 =D2=D4= D6=1 時(shí)：當(dāng)D0 =D3=D5 = D7=1D1 =D2=D4= D6=0 時(shí)：當(dāng)E=0時(shí)： 第66頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五比較Y與L，當(dāng) D3=D5=D6=D7= 1 D0=D1=D2=D4=0時(shí)，D7E74HC151D6D5D4D3D2D1D0S2S1S0L Y X Y Z 10Y=L例

32、1 試用8選1數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù) 解:第67頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五利用8選1數(shù)據(jù)選擇器組成函數(shù)產(chǎn)生器的一般步驟a、將函數(shù)變換成最小項(xiàng)表達(dá)式b、使器件處于使能狀態(tài)c、地址信號(hào)S2、 S1 、 S0 作為函數(shù)的輸入變量d、處理數(shù)據(jù)輸入D0D7信號(hào)電平。邏輯表達(dá)式中有mi ,則相應(yīng)Di =1，其他的數(shù)據(jù)輸入端均為0。總結(jié):第68頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五用兩片74151組成二位八選一的數(shù)據(jù)選擇器 數(shù)據(jù)選擇器的擴(kuò)展 位的擴(kuò)展第69頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五字的擴(kuò)展 將兩片74LS151

33、連接成一個(gè)16選1的數(shù)據(jù)選擇器(筆記p36) 第70頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五 實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換第71頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五1. 1位數(shù)值比較器(設(shè)計(jì)) 數(shù)值比較器：對兩個(gè)位數(shù)相同的數(shù)字進(jìn)行比較（A、B），以判斷其大小的邏輯電路。輸入：兩個(gè)一位二進(jìn)制數(shù) A、B。 輸出： F B A =1，表示A大于BF B A B A =F B A AB B A +=F B A =一位數(shù)值比較器真值表 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 FA=B FAB B A 輸 出輸 入第73頁，共

34、118頁，2022年，5月20日，4點(diǎn)20分，星期五2、2 位數(shù)值比較器： 輸入：兩個(gè)2位二進(jìn)制數(shù) A=A1 A0 、B=B1 B0 利用1位數(shù)值比較器設(shè)計(jì)兩位數(shù)值比較器比較兩個(gè)2 位二進(jìn)制數(shù)的大小的電路當(dāng)高位（A1、B1）不相等時(shí)，無需比較低位（A0、B0），高位比較的結(jié)果就是兩個(gè)數(shù)的比較結(jié)果。當(dāng)高位相等時(shí)，兩數(shù)的比較結(jié)果由低位比較的結(jié)果決定。用一位數(shù)值比較器設(shè)計(jì)多位數(shù)值比較器的原則第74頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五 真值表0 0 1 0 1 0 1 0 0 A0 B0 A0 B0 A0 = B0 A1 = B1 A1 = B1 A1 = B1 0 1 0 A1

35、 B1 FA=B FAB A0 B0 A1 B1 輸 出 輸 入 FAB = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0 F B A F B A = 高位片輸出低位片B3A3B0A0B7A7B4A4第78頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五用74HC85組成16位數(shù)值比較器(并聯(lián)擴(kuò)展方式)。B3A3B0A0B7A7B4A4B11A11B8

36、A8B15A15B12A12輸出第79頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五4.4.5 算術(shù)運(yùn)算電路 在兩個(gè)1位二進(jìn)制數(shù)相加時(shí)，不考慮低位來的進(jìn)位的相加 -半加 在兩個(gè)1位二進(jìn)制數(shù)相加時(shí)，考慮低位進(jìn)位的相加 -全加 1、半加器和全加器 第80頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五（1） 1位半加器（Half Adder） 不考慮低位進(jìn)位，將兩個(gè)1位二進(jìn)制數(shù)A、B相加的器件。 邏輯表達(dá)式1000C011110101000SBA 半加器的真值表B A B A S + = C = AB （異或）第81頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五（

37、2） 全加器（Full Adder） 1110100110010100全加器真值表 全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。 111011101001110010100000Co S Ci B A 第82頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五 于是可得全加器的邏輯表達(dá)式為第83頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五加法器的應(yīng)用1110100110010100全加器真值表 111011101001110010100000C S C B A ABC有奇數(shù)個(gè)1時(shí)S為1； ABC有偶數(shù)個(gè)1和全為0時(shí) S為0。 -用全加器

38、組成三位二進(jìn)制代碼 奇偶校驗(yàn)器第84頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五（1）串行進(jìn)位加法器如何用1位全加器實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的進(jìn)位信號(hào)送給鄰近高位作為輸入信號(hào)，采用串行進(jìn)位加法器運(yùn)算速度不高。2、多位數(shù)加法器0第85頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五定義兩個(gè)中間變量Gi和Pi ： Gi= AiBi （2）超前進(jìn)位加法器 提高運(yùn)算速度的基本思想：設(shè)計(jì)進(jìn)位信號(hào)產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時(shí)，同時(shí)獲得該位全加的進(jìn)位信號(hào)，而無需等待最低位的進(jìn)位信號(hào)。定義第i 位的進(jìn)位信號(hào)（Ci

39、）：Ci= GiPi Ci-1 第86頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五 4位全加器進(jìn)位信號(hào)的產(chǎn)生：C0= G0+P0 C-1 C1= G1+P1 C0 C1 = G1+P1 G0+ P1P0 C-1 C2= G2+P2 C1 C2 = G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+P3 C2 = G3+P3 （G2+ P2 C1 )=G3+P3 G2+P3P2 C1 =G3+P3 G2+P3P2 (G1+ P1C0 ) C3 =G3+P3 G2+P3P2 G1+ P3P2 P1 (G0+ P0C-1)Gi= AiBi Ci= GiPi

40、Ci-1 第87頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五集成超前進(jìn)位產(chǎn)生器74LS182（不要求）邏輯圖邏輯符號(hào)第88頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五超前進(jìn)位集成4位加法器74LS283 74HC283邏輯框圖 74HC283引腳圖第89頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五74HC283邏輯框圖（不要求）第90頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五4. 超前進(jìn)位加法器74LS283的應(yīng)用例1. 用兩片74LS283構(gòu)成一個(gè)8位二進(jìn)制數(shù)加法器。在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。第91頁，共118頁，20

41、22年，5月20日，4點(diǎn)20分，星期五8421碼輸入余3碼輸出 1 1 0 0 例. 用74283構(gòu)成將8421BCD碼轉(zhuǎn)換為余3碼的 碼制轉(zhuǎn)換電路 。8421碼余3碼000000010010001101000101 +0011+0011+0011CO第92頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五3 減法運(yùn)算 在實(shí)際應(yīng)用中，通常是將減法運(yùn)算變?yōu)榧臃ㄟ\(yùn)算來處理，即采用加補(bǔ)碼的方法完成減法運(yùn)算。若n位二進(jìn)制數(shù)的原碼為N原，則與它相對應(yīng)的2 的補(bǔ)碼為 N補(bǔ)=2N N原反碼（各位求反）與原碼滿足 ：N反=2N 1 N原所以，補(bǔ)碼與反碼的關(guān)系式為 N補(bǔ)=N反+1設(shè)兩個(gè)數(shù)A、B相減，利用

42、以上兩式可得 A B=A+B補(bǔ)2n=A+B反+12n 補(bǔ)碼和原碼是相互的反碼和原碼也是相互的（與P24、P130不矛盾，見P167注）第93頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五1）AB 0的情況。2）AB 0的情況。 結(jié)果表明，在AB 0時(shí)，加補(bǔ)進(jìn)位信號(hào)為1，所得的差就是差的原碼。在AB 0時(shí)，加補(bǔ)的進(jìn)位信號(hào)為0，所得的差是差絕對值的補(bǔ)碼（筆記P36）。A=0101 ，B=0001A= 0001 ，B=0101 1 0 1 0 0 0 1 1 0 0 第94頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五輸出為原碼的4位減法運(yùn)算邏輯圖第95頁，共118頁，202

43、2年，5月20日，4點(diǎn)20分，星期五4.5 組合可編程邏輯器件4.5.1 PLD的結(jié)構(gòu)、表示方法及分類 4.5.2 組合邏輯電路的PLD實(shí)現(xiàn) 第96頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五4.5 組合可編程邏輯器件可編程邏輯器件是一種可以由用戶定義和設(shè)置 邏輯功能的器件。該類器件具有邏輯功能實(shí)現(xiàn) 靈活、集成度高、處理速度快和可靠性高等特點(diǎn)。第97頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五4.5.1 PLD的結(jié)構(gòu)、表示方法及分類與門 陣列 或門 陣列 乘積項(xiàng) 和項(xiàng) PLD主體 輸入 電路 輸入信號(hào) 互補(bǔ) 輸入 輸出 電路 輸出函數(shù) 反饋輸入信號(hào) 可由或陣列直接輸

44、出，構(gòu)成組合輸出； 通過寄存器輸出，構(gòu)成時(shí)序方式輸出。1、PLD的基本結(jié)構(gòu)第98頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五與門 陣列 或門 陣列 乘積項(xiàng) 和項(xiàng) 互補(bǔ) 輸入 第99頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五2. PLD的邏輯符號(hào)表示方法(1) 連接的方式 第100頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五(2)基本門電路的表示方式F1=ABC與門或門ABCDF1 A B C & L A B C 1L D F1=A+B+C+D第101頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五三態(tài)輸出緩沖器輸出恒等于0的與門輸出為1的與

45、門輸入緩沖器第102頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五(3) 編程連接技術(shù) PLD表示的與門熔絲工藝的與門原理圖第103頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五V CC + (5V) R 3k W L D 1 D 2 D 3 A B C 高電平A、B、C有一個(gè)輸入低電平0VA、B、C三個(gè)都輸入高電平+5V5V0V5V低電平 L V CC A B C D 5V5V5VL=ABC第104頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五連接連接連接斷開A、B、C 中有一個(gè)為0A、B、C 都為1輸出為0；輸出為1。L=AC斷開連接連接斷開L=ABCXX器件的開關(guān)狀態(tài)不同, 電路實(shí)現(xiàn)邏輯函數(shù)也就不同第105頁，共118頁，2022年，5月20日，4點(diǎn)20分，星期五(4) 浮柵MOS管開關(guān)(不要求) 用不同的浮柵MOS管連接的PLD，編程信息的擦除方法也不同。SIMOS管連接的PLD，采用紫外光照射擦除；Flotox MOS