1、硬件描述語言實驗題目： 四位全加器學院數學與計算機學院學科門類XXXXXXXXXX專業XXXXXXXXXX學號姓名X指導教師XXXX20 xx 年 x 月 xx 日1、實驗目的：練習VHDL語言設計工程的建立與仿真的步驟和方法、熟悉VHDL語言行為 描述的編寫方法。2、實驗環境：PC個人計算機、Windows XP操作系統、Quartus II集成開發環境軟件。3、實驗要求：設計一個四位加法器，其引腳及其功能如下表。端口模式端口名數據類型說明in(輸入)Astdogic_vector(3 downto 0)加數B加數Cistd_logic低位進位outSstd_logic_vector(3 d

2、ownto 0)和(輸出)Costd_logic高位進位4、實驗步驟：用RTL描述方式描述4位加法器RTL描述方式是一種明確規定寄存器描述的方法，它要求在描述時要么采用寄存器硬件 的一一對應的直接描述，要么采用寄存器之間的功能描述。 RTL 描述方式可以進行邏輯綜 合，這是其他描述方式所不具備的特點。編輯代碼這種描述方法詳細描述了加法器的計算過程，即寫出了每一位的計算和進位方法。模塊內部(構造體說明部分)需要定義三個連接線，定義語句為：signal c0,cl,c2 : stdogic 代碼如下：library ieee;use ieee.std_logic_ll64.all;entity a

3、dder4 isport(a,b:in std_logic_vector(3 downto 0);ci:in std_logic;s:out std_logic_vector(3 downto 0);co:out std_logic);end entity;architecture rtl of adder4 issignal c0,cl,c2:std_logic;begins(0) = a (0) xor b(0) xor ci;c0= (a(0) and b(0) or (a(0) and ci) or (b(0) and ci);s(1) = a (1) xor b(1) xor c0;

4、c1= (a(1) and b(1) or (a(1) and c0) or (b(1) and c0);s(2) = a (2) xor b(2) xor c1;c2= (a(2) and b(2) or (a(2) and c1) or (b(2) and c1);s(3) = a (3) xor b(3) xor c2;co= (a(3) and b(3) or (a(3) and c2) or (b(3) and c2);end architecture rtl;仿真結果(2)用行為描述方式描述4 位加法器行為描述是對系統數學模型的描述，其抽象程度比寄存器傳輸描述方式和結構描述方式更

5、高。在行為描述方式的程序中大量采用算術運算、關系運算等難以進行邏輯綜合和不能進行 邏輯綜合的 VHDL 語句。編輯代碼VHDL 語言可以進行高層次抽象的行為描述，而不用描述硬件電路的具體邏輯關系。可以用 s=a+b+ci;來描述加法器，這種描述方法需要用到ieee庫中ieee.std_logic_unsigned.all。 為了能夠生成進位，四位加法器在內部應得到五位的和，因此兩個加數也應擴充為五位。擴充字長可應用并置運算完成。如下語句將四位信號a在最高端并置一個0而成為五位信號 aa ：aa = 0 & a;將五位信號SS的低四位賦值給四位信號s的語句如下: s = ss(3 downto

6、0);和的最高位作為加法器的進位輸出。 代碼如下： library ieee;uSe ieee.Std_logic_1164.all;uSe ieee.Std_logic_unSigned.all;entity adder4_2 iS port(a,b:in Std_logic_vector(3 downto 0);ci: in Std_logic;S:out Std_logic_vector(3 downto 0); co:out Std_logic);end entity; architecture rtl of adder4_2 iS Signal aa,bb,SS: Std_logic

7、_vector(4 downto 0); beginaa=0&a; bb=0&b;SS = aa+bb+ci;S = SS(3 downto 0); co=SS(4);end architecture rtl; 仿真結果AdldOAdd1.+01b3.0|計一a3.O計-(3)應用一位全加器按如下電路圖通過結構描述方式構造四位加法器。或者直接用門電路設計單元來來構成一個復雜邏輯電路。這種描述方式能提高設計效率，并 具有很大的重用性。編輯代碼本構造體調用了一個現成的邏輯描述模塊：一位全加器adder (其功能在本構造體后由聲明 語句實現)，調用過程由 component 語句實現。ibrary

8、ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder4_3 isport(A,B:in std_logic_vector(3 downto 0);Ci:in std_logic;S:out std_logic_vector(3 downto 0);CO:out std_logic);end entity;architecture struct of adder4_3 iscomponent adder isport(a,b,ci:in std_logic; s,co:out std_logic

9、); end component adder; signal c0,c1,c2:std_logic; beginU0:adder port map(A(0),B(0),ci,S(0),c0);U1:adder port map(A(1),B(1),c0,S(1),c1);U2:adder port map(A(2),B(2),c1,S(2),c2);U3:adder port map(A(3),B(3),c2,S(3),CO); end architecture struct;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic

10、_unsigned.all;entity adder isport( a,b,ci:in std_logic;s,co:out std_logic);end entity;architecture rtl of adder isbegins=a xor b xor ci;co = (a and b) or (a and ci) or (b and ci);end architecture rtl;仿真結果5、三種描述方式的比較：VHDL 語言對硬件系統的描述可以用3 種不同風格的描述方式進行描述，即行為描述方 式、寄存器傳輸（RTL）描述方式和結構描述方式。這3種描述方式從不同的角度對硬件系 統的行為和功能進行了描述。其中，RTL和結構描述下的程序可進行邏輯綜合，而行為描 述程序大多用于系統仿真。我們對這3 種方式各自的特點總結如下： （1）行為描述方式：行為描述方式是對系統數學模型的描述，其抽象程度比其他兩種描述方式都高。在這種高層次抽象的行為描述中，不需要描述硬件電路的具體邏輯關系，而是采用算術 運算、關系運算等類數學公式的語句來描述器件行為。但是這些語句大都難以進行邏輯綜合 因此行為描述方式不能進行邏輯綜合。這種描述方式主要用于系統數學模型的仿真和系統工作原理的仿真。（2