1、實驗三基于QuartusII的硬件描述語言電路設計1、實驗要求學習并掌握硬件描述語言(VHDL或VerilogHDL)；熟悉門電路的邏輯功能，并用硬件描述語言實現門電路的設計。參考“參考內容1”中給出的與門源程序，編寫一個異或門邏輯電路。用QuartusII波形仿真驗證；下載到DE0開發板驗證。熟悉中規模器件譯碼器的邏輯功能，用硬件描述語言。實現其設計。參考“參考內容2”中給出的將8421BCD碼轉換成0-9的七段碼譯碼器源程序，編寫一個將二進制碼轉換成0-F的七段碼譯碼器。用QuartusII波形仿真驗證；下載到DE0開發板，利用開發板上的數碼管驗證。熟悉時序電路計數器的邏輯功能，用硬件描述

2、語言實現其設計。參考“參考內容3”中給出的四位二進制加減計數器的源程序，編寫一個計數器。用QuartusII波形仿真驗證；下載到DE0開發板驗證。熟悉分頻電路的邏輯功能，并用硬件描述語言實現其設計。參考“參考內容4”中給出的50M分頻器的源程序，編寫一個能實現占空比50%的5M和50M分頻器即兩個輸出，輸出信號頻率分別為10Hz和1Hz。下載到DE0開發板驗證。擴展內容：利用已經實現的VLDH模塊文件，采用原理圖方法，實現0-F計數自動循環顯示，頻率10Hz。2、實驗內容異或門邏輯的VHDL源文件LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYexa3

3、_1ISPORT(A,B:INSTD_LOGIC;C:OUTSTD_LOGIC);ENDexa3_1;ARCHITECTUREfwmOFexa3_1ISBEGINCdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_out=0001110;ENDCASE;ENDPROCESS;ENDfwm;計數器的VHDL的源代碼LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UN

4、SIGNED.ALL;ENTITYjishuqi_jiaISPORT(clk,RST:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(6DOWNTO0);COUT:OUTSTD_LOGIC);ENDjishuqi_jia;ARCHITECTUREfwmOFjishuqi_jiaISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);-SIGNALdis_out:STD_LOGIC_VECTOR(6DOWNTO0);SIGNALclk1:STD_LOGIC;CONSTANTm:INTEGER:=25000000;-1HzBEGINPROCESS(cl

5、k,clk1,RST)VARIABLEcout1:INTEGER:=0;BEGINIFclkEVENTANDclk=1THENcout1:=cout1+1;IFcout1=mTHENclk1=0;ELSIFcout1=m*2THENclk1=1;ELSEcout1:=0;ENDIF;ENDIF;IFRST=0THENQ10);COUT=0;ELSIFclk1EVENTANDclk1=1THENQ1=Q1+1;COUT=1111THENQ10);COUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUT=0001110

6、;ENDCASE;ENDPROCESS;-DOUT=dis_out;ENDfwm;分頻器的VHDL的源代碼LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYexa3_4ISPORT(clk1:INSTD_LOGIC;clk_out1:OUTSTD_LOGIC);ENDexa3_4;ARCHITECTUREfwmOFexa3_4ISCONSTANTm1:INTEGER:=25000000;SIGNALtmp1:STD_LOGIC;BEGINPROCESS(clk1,tmp1)VARIABLEcout:INTEGER:=0;BEGINIFclk1EVENTA

7、NDclk1=1THENcout:=cout+1;IFcout=m1THENtmp1=0;ELSIFcoutm1*2THENtmp1=1;ELSEcout:=0;ENDIF;ENDIF;ENDPROCESS;clk_out1=tmp1;ENDfwm;3、實驗結果(1)二進制碼轉換為0-F七段碼譯碼器的原理圖OCT進行測試結果與預期相同,實驗成功。(2)計數器的原理圖間*工在DE0板上進行測試,結果與預期相同,實驗成功。(3)分頻器的原理圖在DE0板上進行測試，結果與預期相同，實驗成功。（4）0-F計數自動循環顯示，頻率10Hz的原理圖在DE0板上進行測試，結果與預期相同，實驗成功。4、實驗總結通過兩周的實驗，初步掌握了VHDL語