1、根底題每空1分，共40分晶體三極管在工作時，發射結和集電結均處于正向偏置，該晶體管工作在飽和_狀態。1.截止狀態：基極電流Ib=0，集電極電流Ic=0，b-ePN結臨界正向偏置到反向偏置， b-cPN結反向偏置 。2.放大狀態：集電極電流隨基極電流變化而變化，Ic=Ib，b-ePN結正向偏置，b-cPN結反向偏置。3.飽和狀態：集電極電流到達最大值，基極電流再增加集電極流也不會增加，這時的一個特征是b-ePN結、b-cPN結都正向偏置TTL門的輸入端懸空，邏輯上相當于接高電平。TTL電路的電源電壓為5V， CMOS電路的電源電壓為3V-18V 。在TTL門電路的一個輸入端與地之間接一個10K電

2、阻，那么相當于在該輸入端輸入低電平；在CMOS門電路的輸入端與電源之間接一個1K電阻，相當于在該輸入端輸入高電平。二進制數110100102轉換成十六進制數是D2。邏輯電路按其輸出信號對輸入信號響應的不同，可以分為組合邏輯電路和時序邏輯電路兩大類。組成一個模為60的計數器，至少需要6個觸發器。一個觸發器相當于一位存儲單元，可以用六個觸發器搭建異步二進制計數器，這樣最多能計63個脈沖在數字電路中，三極管工作在截止和飽和狀態。一個門電路的輸出端能帶同類門的個數稱為扇出系數。使用與非門時多余的輸入腳應該接高電平，使用或非門時多余的輸入腳應該接低電平。 與非門：假設當輸入均為高電平1，那么輸出為低電平

3、0；假設輸入中至少有一個為低電平0，那么輸出為高電平1。所以多余的輸入腳接高電平 或非門：假設當輸入均為低電平1，那么輸出為高電平0；假設輸入中至少有一個為高電平0，那么輸出為低電平1。所以多余的輸入腳接低電平貼片電阻上的103代表10k。USB支持控制傳輸、同步傳輸、中斷傳輸和批量傳輸等四種傳輸模式。一個色環電阻，如果第一色環是紅色，第二色環是紅色，第三色環是黃色，第四色環是金色，那么該電阻的阻值是220k10%。MOV A，40H 指令對于源超作數的尋址方式是直接尋址。 指令中直接給出操作數地址dir的尋址方式稱為直接尋址。以存放器中的內容為地址，該地址的內容為操作數的尋址方式稱為存放器間

4、接尋址15、8051系列單片機的ALE信號的作用是地址鎖存控制信號。Address lock enable ：地址鎖存允許端MCS-8051系列單片機字長是_位。一個10位地址碼、8位輸出的ROM，其存儲容量為 。隊列和棧的區別是_。dowhile和whiledo的區別是_。在計算機中，一個字節所包含二進制位的個數是_。8051復位后，PC=_。假設希望從片內存儲器開場執行，EA腳應接 _ 電平，PC值超過 _時，8051會自動轉向片外存儲器繼續取指令執行。8051單片機的存儲器的最大特點是 _。ARM內核支持7種中斷，分別是：_、_、_、_、_、_和_。將一個包含有32768個根本存儲單元的

5、存儲電路設計16位為一個字節的ROM。該ROM有 根地址線，有 根數據讀出線。問答題每題8分，共48分1、3、全局變量可不可以定義在可被多個.C文件包含的頭文件中?為什么?2、請指出下面程序的錯誤。main()char string10;char *str1 = 0123456789;strcpy( string, str1 );要實現Y=A+B的邏輯關系，請正確連接多余端。(b)(a)1&AB5VYAB5VY4、在讀寫數據速度上，Nor-Flash 與Nand-Flash有什么區別？ 5、簡述幀緩沖區Frame-buffer在LCD顯示中的作用。 6、選擇文件系統時，需考慮Flash存儲器的

6、哪些物理特性和使用特點？翻譯題12分把下面的英文翻譯成中文。The LM2596 series operates at a switching frequency of 150kHz thus allowing small sized filter components than what would be needed with lower frequency switching regulators. Available in a standard 5-lead TO-220 package with several different lead bend options, and a 5

7、-lead TO-263 surface mount package.A standard series of inductors are available from several different manufacturers optimized for use with the LM2596 series. This feature greatly simplifies the design of switchmode power supplies.Other features include a guaranteed 4% tolerance on output voltage un

8、der specified input voltage and output load conditions, and 15% on the oscillator frequency. External shutdown is included, featuring typically 80 uA standby current. Self protection features include a two stage frequency reducing current limit for the output switch and an over temperature shutdown

9、for complete protection under fault conditions.四、附加題寫清楚解題思路1工人為你工作7天，回報為一根金條既然說是金條，應該就不能將其彎曲吧？必須在每天付給他們一段，且只能截2次，你將如何付費？2燒一根不均勻的繩子，從頭燒到尾總共需要1個小時，現有此種繩無限個，問如何用燒繩子的方法來確定15分鐘的時間呢？3現在小明一家過一座橋，過橋時候是黑夜，所以必須有燈。現在小明過橋要秒，小明的弟弟要秒，小明的爸爸要秒，小明的媽媽要秒，小明的爺爺要秒。每次此橋最多可過兩人，而過橋的速度依過橋最慢者而定，而且燈在點燃后秒就會熄滅。問小明一家如何過橋？ HYPERL

10、INK 硬件工程師常見筆試題分類：硬件電路設計2030模擬電路1、基爾霍夫定理的內容是什么？仕蘭微電子基爾霍夫定理包括電流定律和電壓定律。電流定律KCL：在集總電路中，任何時刻，對任一結點，所有流出結點的支路電流的代數和恒等于零。電壓定律KVL：在集總電路中，任何時刻，沿任一回路，所有支路電壓的代數和恒等于零。2、平板電容公式(C=S/4kd)。未知3、最根本的如三極管曲線特性。未知4、描述反響電路的概念，列舉他們的應用。仕蘭微電子5、負反響種類電壓并聯反響，電流串聯反響，電壓串聯反響和電流并聯反響；負反響的優點：未知穩定放大倍數；改變輸入電阻串聯負反響，增大輸入電阻；并聯負反響，減少輸入電阻

11、；改變輸出電阻電壓負反響，減少輸出電阻；電流負反響，增大輸出電阻；有效地擴展放大器的通頻帶；改善放大器的線性和非線性失真。6、放大電路的頻率補償的目的是什么，有哪些方法？仕蘭微電子頻率補償目的就是減小時鐘和相位差，使輸入輸出頻率同步很多放大電路里都會用到鎖相環頻率補償電路7、頻率響應，如：怎么才算是穩定的，如何改變頻響曲線的幾個方法。未知8、給出一個查分運放，如何相位補償，并畫補償后的波特圖。凹凸9、根本放大電路種類電壓放大器，電流放大器，互導放大器和互阻放大器，優缺 點，特別是廣泛采用差分構造的原因。未知10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。未知11、畫差放的

12、兩個輸入管。凹凸12、畫出由運放構成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的 運放電路。仕蘭微電子13、用運算放大器組成一個10倍的放大器。未知14、給出一個簡單電路，讓你分析輸出電壓的特性就是個積分電路，并求輸出端某點 的rise/fall時間。(Infineon筆試試題)15、電阻R和電容C串聯，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電 壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾 波器。當RCT時，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。未知16、有源濾波器和無源濾波器的原理及區別?新太硬件假設濾波電路僅由無源元

13、件電阻、電容、電感組成，那么成為無源濾波電路。假設濾波電路由無源元件和有源元件雙極型管、單極型管、集成運放共同構成，那么成為有源濾波電路。無源濾波電路的通帶放大倍數及其截止頻率都隨負載而變化，這缺點常常不符合信號處理的要求。有源濾波電路一般由RC網絡和集成運放構成，因而必須在適宜的直流電源供電的情況下才能起濾波作用。有源濾波不適于高電壓大電流的負載，只適用于信號處理。通常，直流電源中整流后的濾波電路均采用無源電路；且在大電流負載時，采用LC電路。17、有一時域信號S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當其通過低通、 帶通、高通濾波器后的信

14、號表示方式。未知18、選擇電阻時要考慮什么？東信筆試題19、在CMOS電路中，要有一個單管作為開關管準確傳遞模擬低電平，這個單管你會用P管 還是N管，為什么？仕蘭微電子20、給出多個mos管組成的電路求5個點的電壓。(Infineon筆試試題)21、電壓源、電流源是集成電路中經常用到的模塊，請畫出你知道的線路構造，簡單描述 其優缺點。仕蘭微電子22、畫電流偏置的產生電路，并解釋。凹凸23、史密斯特電路,求回差電壓。華為面試題24、晶體振蕩器,好似是給出振蕩頻率讓你求周期(應該是單片機的,12分之一周期.) 華為面試題25、LC正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。仕蘭微電子變壓

15、器反響式振蕩電路、電感反響式振蕩電路、電容反響式振蕩電路26、VCO是什么,什么參數(壓控振蕩器?)華為面試題27、鎖相環有哪幾局部組成？仕蘭微電子28、鎖相環電路組成，振蕩器比方用D觸發器如何搭。未知29、求鎖相環的輸出頻率，給了一個鎖相環的構造圖。未知30、如果公司做高頻電子的，可能還要RF知識，調頻，鑒頻鑒相之類，不一一列舉。未知31、一電源和一段傳輸線相連長度為L,傳輸時間為T，畫出終端處波形，考慮傳輸線 無損耗。給出電源電壓波形圖，要求繪制終端波形圖。未知32、微波電路的匹配電阻。未知33、DAC和ADC的實現各有哪些方法？仕蘭微電子34、A/D電路組成、工作原理。未知數字電路問：四

16、種觸發器？區別？SR觸發器：00保持，01置一，10置零，11不定JK觸發器：00保持，01置一，10置零，11翻轉T觸發器：0保持，1翻轉D觸發器：0置零，1置一問：設想你將設計完成一個電子電路方案。請簡述用EDA軟件如PROTEL進展設計包括原理圖和PCB圖到調試出樣機的整個過程。在各環節應注意哪些問題？1 利用protel 99 SE電路設計與仿真軟件一 畫出原理圖。二 電氣規那么檢查，生成ERC測試報告三 生成報表，包括：網絡表，元件列表，層次工程組織列表，元件穿插參考表，引腳列表。四 對每個元器件進展封裝五 導入PCB板，設計布線規那么，然后布線六 生成PCB報表和PCB板的設計規那

17、么校驗。七 最后將線路打印到銅板上。2 將打印好的印制板放入三氯化鐵的溶液中腐蝕，腐蝕完后，就進展鉆孔，涂上助焊劑后就可以安裝了。1、同步電路和異步電路的區別是什么？仕蘭微電子同步電路是說電路里的時鐘相互之間是同步 的，同步的含義不只局限于同一個CLOCK，而是容許有多個CLOCK，這些CLOCK的周期有倍數關系并且相互之間的相位關系是固定的就可以，比方， 10ns, 5ns, 2.5ns 三個CLOCK的電路是同步電路。異步電路是指CLOCK之間沒有倍數關系或者相互之間的相位關系不是固定的，比方5ns, 3ns 兩個CLOCK是異步的。所以異步電路只有靠仿真來檢查電路正確與否。異步電路主要是

18、組合邏輯電路，用于產生地址譯碼器、或的讀寫控制信號脈沖，但它同時也用在時序電路中，此時它沒有統一的時鐘，狀態變化的時刻是不穩定的，通常輸入信號只在電路處于穩定狀態時才發生變化。也就是說一個時刻允許一個輸入發生變化，以防止輸入信號之間造成的競爭冒險。電路的穩定需要 有可靠的建立時間和持時間。同步電路是由時序電路(存放器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘，而 所 有的狀態變化都是在時鐘的上升沿(或下降沿)完成的。比方觸發器，當上升延到來時，存放器把端的電平傳到輸出端。2、什么是同步邏輯和異步邏輯？漢王筆試同步邏輯是時鐘之間有固

19、定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。3、什么是線與邏輯，要實現它，在硬件特性上有什么具體要求？漢王筆試線與邏輯是兩個輸出信號相連可以實現與的功能。在硬件上，要用oc門來實現，由于不用 oc門可能使灌電流過大，而燒壞邏輯門。同時在輸出端口應加一個上拉電阻。4、什么是Setup和Holdup時間？漢王筆試5、setup和holdup時間,區別.南山之橋6、解釋setuptime和holdtime的定義和在時鐘信號延遲時的變化。未知7、解釋setup和holdtimeviolation，畫圖說明，并說明解決方法。威盛VIA2003.11.06上海筆試試題Setup/hold tim

20、e是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間。輸入信號應提前時鐘上升沿如上升沿有效T時間到達芯片，這個T就是建立時間- Setuptime,這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。 保持時間是指觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間。如果holdtime 不夠，數據同樣不能被打入觸發器。建立時間(SetupTime)和保持時間Holdtime。建立時間是指在時鐘邊沿前，數據信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數據信號需要保持不變的時間。如果不滿足建立和保持時間的

21、話，那么DFF將不能正確地采樣到數據，將會出現 metastability的情況。如果數據信號在時鐘沿觸發前后持續的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8、說說對數字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。仕蘭微 電子9、什么是競爭與冒險現象？怎樣判斷？如何消除？漢王筆試在組合電路中，信號經由不同的途徑到達某一會合點的時間有先有后，這種現象稱為競爭。由于競爭而引起電路輸出發生瞬間錯誤現象稱為冒險。表現為輸出端出現了原設計中沒有的窄脈沖，常稱其為毛刺。只要輸出端的邏輯函數在一定條件下能簡化成 Y=A+A 或 Y=A.A ，那么可判斷存在競爭

22、-冒險現象。消除方法：接入濾波電容、引入選通脈沖、修改邏輯設計增加冗余項、What is PC Chipset?芯片組Chipset是主板的核心組成局部，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對CPU的類型和主頻、內存的類型和最大容量、ISA/PCI/AGP插槽、ECC糾錯等支持。南橋芯片那么提供對KBC鍵盤控制器、RTC實時時鐘控制器、USB通用串行總線、Ultra DMA/33(66)EIDE數據傳輸方式和ACPI高級能源管理等的支持。其中北橋芯片起著主導性的作用，也稱為主橋Host Bridge。除了最通用的南北橋構造外，目前芯片組正向更高級的加速集線架構

23、開展，Intel的8xx系列芯片組就是這類芯片組的代表，它將一些子系統如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，到達了266MB/s。1、基爾霍夫定理的內容是什么?(仕蘭微電子)2、平板電容公式(C=S/4kd)。(未知)3、最根本的如三極管曲線特性。(未知)4、描述反響電路的概念，列舉他們的應用。(仕蘭微電子)5、負反響種類(電壓并聯反響，電流串聯反響，電壓串聯反響和電流并聯反響);負反饋的優點(降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調節作用)(未知)6、放大電路的頻率補償的目

24、的是什么，有哪些方法?(仕蘭微電子)7、頻率響應，如：怎么才算是穩定的，如何改變頻響曲線的幾個方法。(未知)8、給出一個查分運放，如何相位補償，并畫補償后的波特圖。(凹凸)9、根本放大電路種類(電壓放大器，電流放大器，互導放大器和互阻放大器)，優缺點，特別是廣泛采用差分構造的原因。(未知)10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。(未知)11、畫差放的兩個輸入管。(凹凸)12、畫出由運放構成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的運放電路。(仕蘭微電子)13、用運算放大器組成一個10倍的放大器。(未知)14、給出一個簡單電路，讓你分析輸出電壓的特

25、性(就是個積分電路)，并求輸出端某點的 rise/fall時間。(Infineon筆試試題)15、電阻R和電容C串聯，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求繪制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當RC16、有源濾波器和無源濾波器的原理及區別?(新太硬件)17、有一時域信號S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當其通過低通、帶通、高通濾波器后的信號表示方式。(未知)18、選擇電阻時要考慮什么?(東信筆試題)19、在CMOS電路中，要有一個單管作為開關管準確傳遞模擬低電平，這個

26、單管你會用P管還是N管，為什么?(仕蘭微電子)20、給出多個mos管組成的電路求5個點的電壓。(Infineon筆試試題)21、電壓源、電流源是集成電路中經常用到的模塊，請畫出你知道的線路構造，簡單描述其優缺點。(仕蘭微電子)22、畫電流偏置的產生電路，并解釋。(凹凸)23、史密斯特電路,求回差電壓。(華為面試題)24、晶體振蕩器,好似是給出振蕩頻率讓你求周期(應該是單片機的,12分之一周期.)(華為面試題)25、LC正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。(仕蘭微電子)26、VCO是什么,什么參數(壓控振蕩器?) (華為面試題)27、鎖相環有哪幾局部組成?(仕蘭微電子)28、鎖

27、相環電路組成，振蕩器(比方用D觸發器如何搭)。(未知)29、求鎖相環的輸出頻率，給了一個鎖相環的構造圖。(未知)30、如果公司做高頻電子的，可能還要RF知識，調頻，鑒頻鑒相之類，不一一列舉。(未知)31、一電源和一段傳輸線相連(長度為L,傳輸時間為T)，畫出終端處波形，考慮傳輸線無損耗。給出電源電壓波形圖，要求繪制終端波形圖。(未知)32、微波電路的匹配電阻。(未知)33、DAC和ADC的實現各有哪些方法?(仕蘭微電子)34、A/D電路組成、工作原理。(未知)35、實際工作所需要的一些技術知識(面試容易問到)。如電路的低功耗，穩定，高速如何做到，調運放，布幅員注意的地方等等,一般會針對簡歷上你

28、所寫做過的東西具體問，肯定會問得很細(所以別把什么都寫上，精通之類的詞也別用太多了)，這個東西各個人就不一樣了，不好說什么了。(未知)_數字電路1、同步電路和異步電路的區別是什么?(仕蘭微電子)2、什么是同步邏輯和異步邏輯?(漢王筆試)同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。3、什么是線與邏輯，要實現它，在硬件特性上有什么具體要求?(漢王筆試)線與邏輯是兩個輸出信號相連可以實現與的功能。在硬件上，要用oc門來實現，由于不用oc門可能使灌電流過大，而燒壞邏輯門。同時在輸出端口應加一個上拉電阻。4、什么是Setup 和Holdup時間?(漢王筆試)5、setup

29、和holdup時間,區別.(南山之橋)6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。(未知)7、解釋setup和hold time violation，畫圖說明，并說明解決方法。(威盛VIA2003.11.06 上海筆試試題)Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間。輸入信號應提前時鐘上升沿(如上升沿有效)T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被

30、打入觸發器。保持時間是指觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間。如果hold time不夠，數據同樣不能被打入觸發器。建立時間(Setup Time)和保持時間(Hold time)。建立時間是指在時鐘邊沿前，數據信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數據信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數據，將會出現metastability的情況。如果數據信號在時鐘沿觸發前后持續的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8、說說對數字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。(仕蘭微電

31、子)9、什么是競爭與冒險現象?怎樣判斷?如何消除?(漢王筆試)在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布爾式中有相反的信號那么可能產生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。10、你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?(漢王筆試)間，而CMOS那么是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。11、如何解決亞穩態。(飛利浦-大唐筆試)亞穩態是指觸發器無法在某個規定時間段內到達一個可確認的狀態。當

32、一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處于振蕩狀態，并且這種無用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。12、IC設計中同步復位與 異步復位的區別。(南山之橋)13、MOORE 與 MEELEY狀態機的特征。(南山之橋)14、多時域設計中,如何處理信號跨時域。(南山之橋)15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。(飛利浦-大唐筆試)Delay q,還有 clock的delay,寫出決定最大時鐘的因素，同時給出表達式。(威盛VIA 2003

33、.11.06 上海筆試試題)18、說說靜態、動態時序模擬的優缺點。(威盛VIA 2003.11.06 上海筆試試題)19、一個四級的Mux,其中第二級信號為關鍵信號如何改善timing。(威盛VIA2003.11.06 上海筆試試題)20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給出輸入，使得輸出依賴于關鍵路徑。(未知)21、邏輯方面數字電路的卡諾圖化簡，時序(同步異步差異)，觸發器有幾種(區別，優點)，全加器等等。(未知)22、卡諾圖寫出邏輯表達使。(威盛VIA 2003.11.06 上海筆試試題)23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12

34、,13,14,15)的和。(威盛)24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain theoperation region of PMOS and NMOS for each segment of the transfer curve? (威盛筆試題circuit design-beijing-03.11.09)25、To design a CMOS invert

35、or with balance rise and fall time,please definethe ration of channel width of PMOS and NMOS and explain?26、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大?(仕蘭微電子)27、用mos管搭出一個二輸入與非門。(揚智電子筆試)28、please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input has faster response for output ris

36、ing edge.(less delaytime)。(威盛筆試題circuit design-beijing-03.11.09)29、畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。(Infineon筆試)30、畫出CMOS的圖，畫出tow-to-one mux gate。(威盛VIA 2003.11.06 上海筆試試題)31、用一個二選一mux和一個inv實現異或。(飛利浦-大唐筆試)32、畫出Y=A*B+C的cmos電路圖。(科廣試題)33、用邏輯們和cmos電路實現ab+cd。(飛利浦-大唐筆試)34、畫出CMOS電路的晶體管級電路圖，實現Y=A*

37、B+C(D+E)。(仕蘭微電子)35、利用4選1實現F(x,y,z)=xz+yz。(未知)36、給一個表達式f=被過濾x+被過濾x+被過濾xx+被過濾x用最少數量的與非門實現(實際上就是化簡)。37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據輸入波形畫出各點波形。(Infineon筆試)38、為了實現邏輯(A XOR B)OR (C AND D)，請選用以下邏輯中的一種，并說明為什么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案：NAND(未知)39、用與非門等設計全加法器。(華為)40、給出兩個門電路讓你分析異同。(華為)41、用簡單電路實

38、現，當A為輸入時，輸出B波形為(仕蘭微電子)42、A,B,C,D,E進展投票，多數服從少數，輸出是F(也就是如果A,B,C,D,E中1的個數比0多，那么F輸出為1，否那么F為0)，用與非門實現，輸入數目沒有限制。(未知)43、用波形表示D觸發器的功能。(揚智電子筆試)44、用傳輸門和倒向器搭一個邊沿觸發器。(揚智電子筆試)45、用邏輯們畫出D觸發器。(威盛VIA 2003.11.06 上海筆試試題)46、畫出DFF的構造圖,用verilog實現之。(威盛)47、畫出一種CMOS的D鎖存器的電路圖和幅員。(未知)48、D觸發器和D鎖存器的區別。(新太硬件面試)49、簡述latch和filp-fl

39、op的異同。(未知)50、LATCH和DFF的概念和區別。(未知)51、latch與register的區別,為什么現在多用register.行為級描述中latch如何產生的。(南山之橋)52、用D觸發器做個二分顰的電路.又問什么是狀態圖。(華為)53、請畫出用D觸發器實現2倍分頻的邏輯電路?(漢王筆試)54、怎樣用D觸發器、與或非門組成二分頻電路?(東信筆試)55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分頻?56、用filp-flop和logic-gate設計一個1位加法器，輸入carryin和cur

40、rent-stage，輸出carryout和next-stage. (未知)57、用D觸發器做個4進制的計數。(華為)58、實現N位Johnson Counter,N=5。(南山之橋)59、用你熟悉的設計方式設計一個可預置初值的7進制循環計數器，15進制的呢?(仕蘭微電子)60、數字電路設計當然必問Verilog/VHDL，如設計計數器。(未知)61、BLOCKING NONBLOCKING 賦值的區別。(南山之橋)62、寫異步D觸發器的verilog module。(揚智電子筆試)module dff8(clk , reset, d, q);input clk;input reset;inp

41、ut 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule63、用D觸發器實現2倍分頻的Verilog描述? (漢王筆試)module divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;reg out ;always ( posedge clk or posedge reset)if ( reset)out = 0;elseout = in;assign in =

42、 out;assign clk_o = out;endmodule64、可編程邏輯器件在現代電子設計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些? b) 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯。(漢王筆試)PAL，PLD，CPLD，FPGA。module dff8(clk , reset, d, q);input clk;input reset;input d;output q;reg q;always (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule65、請用HDL描述四位的全加法

43、器、5分頻電路。(仕蘭微電子)66、用VERILOG或VHDL寫一段代碼，實現10進制計數器。(未知)67、用VERILOG或VHDL寫一段代碼，實現消除一個glitch。(未知)68、一個狀態機的題目用verilog實現(不過這個狀態機畫的實在比擬差，很容易誤解的)。(威盛VIA 2003.11.06 上海筆試試題)69、描述一個交通信號燈的設計。(仕蘭微電子)70、畫狀態機，承受1，2，5分錢的賣報機，每份報紙5分錢。(揚智電子筆試)71、設計一個自動售貨機系統，賣soda水的，只能投進三種硬幣，要正確的找回錢數。 (1)畫出fsm(有限狀態機);(2)用verilog編程，語法要符合fp

44、ga設計的要求。(未知)72、設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：(1)畫出fsm(有限狀態機);(2)用verilog編程，語法要符合fpga設計的要求;(3)設計工程中可使用的工具及設計大致過程。(未知)73、畫出可以檢測10010串的狀態圖,并verilog實現之。(威盛)74、用FSM實現101101的序列檢測模塊。(南山之橋)a為輸入端，b為輸出端，如果a連續輸入為1101那么b輸出為1，否那么為0。b： 請畫出state machine;請用RTL描述其state machine。(未知)75、用verilog/vddl檢測stream中的特定

45、字符串(分狀態用狀態機寫)。(飛利浦-大唐筆試)76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。(飛利浦-大唐筆試)77、現有一用戶需要一種集成電路產品，要求該產品能夠實現如下功能：y=lnx，其中，x為4位二進制整數輸入信號。y為二進制小數輸出，要求保存兩位小數。電源電壓為35v假設公司接到該工程后，交由你來負責該產品的設計，試討論該產品的設計全程。(仕蘭微電子)78、sram，falsh memory，及dram的區別?(新太硬件面試)79、給出單管DRAM的原理圖(西電版?數字電子技術根底?作者楊頌華、馮毛官205頁圖9-14b)，問你有什么方法提高refr

46、esh time，總共有5個問題，記不起來了。(降低溫度，增大電容存儲容量)(Infineon筆試)80、Please draw schematic of a common SRAM cell with 6 transistors,point outwhich nodes can store data and which node is word line control? (威盛筆試題circuit design-beijing-03.11.09)81、名詞:sram,ssram,sdram名詞IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS:

47、Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate壓控振蕩器的英文縮寫(VCO)。動態隨機存儲器的英文縮寫(DRAM)。名詞解釋，無聊的外文縮寫罷了，比方PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態隨機存儲器)，FIR IIR DFT(離散下面是一套比擬全面的電子設計筆試真題，歡送大家分享。1、平板電容公式(C=S/4kd)。

48、(未知)2、基爾霍夫定理的內容是什么?(仕蘭微電子)基爾霍夫電流定律是一個電荷守恒定律,即在一個電路中流入一個節點的電荷與流出同一個節點的電荷相等.基爾霍夫電壓定律是一個能量守恒定律,即在一個回路中回路電壓之和為零.3、最根本的如三極管曲線特性。(未知)4、描述反響電路的概念，列舉他們的應用。(仕蘭微電子)5、負反響種類(電壓并聯反響，電流串聯反響，電壓串聯反響和電流并聯反響);負反響的優點(降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非 線性失真，有效地擴展放大器的通頻帶，自動調節作用)(未知)6、放大電路的頻率補償的目的是什么，有哪些方法?(仕蘭微電子)7、頻率響應，

49、如：怎么才算是穩定的，如何改變頻響曲線的幾個方法。(未知)8、給出一個查分運放，如何相位補償，并畫補償后的波特圖。(凹凸)9、根本放大電路種類(電壓放大器，電流放大器，互導放大器和互阻放大器)，優缺點，特別是廣泛采用差分構造的原因。(未知)10、給出一差分電路，告訴其輸出電壓Y 和Y-,求共模分量和差模分量。(未知)11、畫差放的兩個輸入管。(凹凸)12、畫出由運放構成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的 運放電路。(仕蘭微電子)13、用運算放大器組成一個10倍的放大器。(未知)()14、給出一個簡單電路，讓你分析輸出電壓的特性(就是個積分電路)，并求輸出端某點 的ri

50、se/fall時間。(Infineon筆試試題)15、電阻R和電容C串聯，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當RC18、說說靜態、動態時序模擬的優缺點。(威盛VIA 2003.11.06 上海筆試試題)19、一個四級的Mux,其中第二級信號為關鍵信號 如何改善timing。(威盛VIA2003.11.06 上海筆試試題)20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給出輸入，使得輸出依賴于關鍵路徑。(未知)21、邏輯方面數字電路的卡諾圖化簡，時序(同步異步差異)，觸

51、發器有幾種(區別，優點)，全加器等等。(未知)22、卡諾圖寫出邏輯表達使。(威盛VIA 2003.11.06 上海筆試試題)23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的()和。(威盛)24、 please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for

52、 each segment of the transfer curve? (威盛筆試題circuit design-beijing-03.11.09)25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大?(仕蘭微電子)27、用mos管搭出一個二輸入與非門。(揚智電子筆試)28、 please draw the transist

53、or level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。(威盛筆試題circuit design-beijing-03.11.09)29、畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。(Infineon筆試)30、畫出CMOS的圖，畫出tow-to-one mux gate。(威盛VIA 2003.11.06 上海筆試試題)31、用一個二選一mux和

54、一個inv實現異或。(飛利浦-大唐筆試)32、畫出Y=A*B C的cmos電路圖。(科廣試題)33、用邏輯們和cmos電路實現ab cd。(飛利浦-大唐筆試)34、畫出CMOS電路的晶體管級電路圖，實現Y=A*B C(D E)。(仕蘭微電子)35、利用4選1實現F(x,y,z)=xz yz。(未知)36、給一個表達式f=xxxx xxxx xxxxx xxxx用最少數量的與非門實現(實際上就是化簡)。37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據輸入波形畫出各點波形。(Infineon筆試)38、為了實現邏輯(A XOR B)OR (C AND D)，請選用以下邏輯中的一

55、種，并說明為什么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案：NAND(未知)39、用與非門等設計全加法器。(華為)40、給出兩個門電路讓你分析異同。(華為)41、用簡單電路實現，當A為輸入時，輸出B波形為(仕蘭微電子)42、A,B,C,D,E進展投票，多數服從少數，輸出是F(也就是如果A,B,C,D,E中1的個數比0 多，那么F輸出為1，否那么F為0)，用與非門實現，輸入數目沒有限制。(未知)43、用波形表示D觸發器的功能。(揚智電子筆試)44、用傳輸門和倒向器搭一個邊沿觸發器。(揚智電子筆試)45、用邏輯們畫出D觸發器。(威盛VIA 2003.11.06

56、上海筆試試題)46、畫出DFF的構造圖,用verilog實現之。(威盛)47、畫出一種CMOS的D鎖存器的電路圖和幅員。(未知)48、D觸發器和D鎖存器的區別。(新太硬件面試)49、簡述latch和filp-flop的異同。(未知)50、LATCH和DFF的概念和區別。(未知)51、latch與register的區別,為什么現在多用register.行為級描述中latch如何產生的。(南山之橋)52、用D觸發器做個二分顰的電路.又問什么是狀態圖。(華為)53、請畫出用D觸發器實現2倍分頻的邏輯電路?(漢王筆試)54、怎樣用D觸發器、與或非門組成二分頻電路?(東信筆試)55、How many f

57、lip-flop circuits are needed to divide by 16? (Intel) 16分頻?56、用filp-flop和logic-gate設計一個1位加法器，輸入carryin和current-stage，輸出carryout和next-stage. (未知)57、用D觸發器做個4進制的計數。(華為)58、實現N位Johnson Counter,N=5。(南山之橋)59、用你熟悉的設計方式設計一個可預置初值的7進制循環計數器，15進制的呢?(仕蘭微電子)60、數字電路設計當然必問Verilog/VHDL，如設計計數器。(未知)61、BLOCKING NONBLOCK

58、ING 賦值的區別。(南山之橋)62、寫異步D觸發器的verilog module。(揚智電子筆試)module dff8(clk , reset, d, q);input clk;input reset;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule63、用D觸發器實現2倍分頻的Verilog描述? (漢王筆試)module divide2( clk , clk_o, reset);input clk , reset;outpu

59、t clk_o;wire in;reg out ;always ( posedge clk or posedge reset)if ( reset)out = 0;elseout = in;assign in = out;assign clk_o = out;endmodule64、可編程邏輯器件在現代電子設計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些? b) 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯。(漢王筆試)PAL，PLD，CPLD，FPGA。module dff8(clk , reset, d, q);input clk;input reset;inpu

60、t d;output q;reg q;always (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule65、請用HDL描述四位的全加法器、5分頻電路。(仕蘭微電子)66、用VERILOG或VHDL寫一段代碼，實現10進制計數器。(未知)67、用VERILOG或VHDL寫一段代碼，實現消除一個glitch。(未知)68、一個狀態機的題目用verilog實現(不過這個狀態機畫的實在比擬差，很容易誤解的)。(威盛VIA 2003.11.06 上海筆試試題)69、描述一個交通信號燈的設計。(仕蘭微電子)70、畫狀態機，承受1