1、精選優質文檔-傾情為你奉上精選優質文檔-傾情為你奉上專心-專注-專業專心-專注-專業精選優質文檔-傾情為你奉上專心-專注-專業中 北 大 學 硬件描述語言及器件 課程考試 試題2007/2008 學年 第 一 學期試題類別 A 擬題日期 2007.12.20 擬題教師 李圣昆 課程編號 教師編號 教學院長 系主任 課程結束時間 08.1.11 印刷份數 使用班級 /2/3 備注：（1）試題要求按指定規格計算機打印，并將其電子稿于課程結束前20天交評估與考試中心命題科。 （2）試題類別指A卷或B卷。 （3）試題印制手續由院教務科統一到評估與考試中心命題科辦理。 2007/2008 學年第 一 學

2、期末考試試題（A卷）硬件描述語言及器件使用班級：/2/3總分得分一、 填空題（20分,每空格1分）1、VHDL是否區分大小寫？ 。2、digital_ _8標識符合法嗎？ 。12_bit標識符合法嗎？ 。signal標識符合法嗎？ 。 3、結構體有三種描述方式，分別是 、 、和 。4、請分別列舉一個常用的庫和程序包 、 。5、一個信號處于高阻（三態）時的值在VHDL中描述為 。6、將一個信號width定義為一個4位標準邏輯向量的語句為 。7、/=是 操作符，功能是 。8、設D0為0, D1為1, D2為1, D3為0, D3 & D2 & D1 & D0的運算結果是 ，（D3 or D2）an

3、d（D1 and not D0）的運算結果是： 。9、賦值語句是（并行/串行） 執行的，if語句是（并行/串行） 執行的。10、請列舉三種可編程邏輯器件： 、 、 。得分二、 簡答（20分，每小題5分）1、簡述VHDL程序的基本結構。2、簡述信號與變量的區別。3、簡述可編程邏輯器件的優點。4、試比較moore狀態機與mealy狀態機的異同。得分三、判斷題（10分）library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;以上庫和程序包語句有無錯誤？ ，有的話請在原程序相應位置改正。entity rom i

4、s port(addr: in std_logic_vector(0 to 3);ce:in std_logic;data:out std_logic_vector(7 downto 0);)end rom;以上port語句有無錯誤？ ，有的話請在原程序相應位置改正。architecture behave of rom isbeginprocessbegin if ce=0 thencase addr iswhen 0000=datadatadatadatadatadatadatadatadatadatadatadatadatadatadatadata=;end case; elsedata:

5、=;end process;end behave;以上architecture中有哪些錯誤？請在原程序相應位置改正。得分四、 編程（共50分，除特殊聲明，實體可只寫出PORT語句，結構體要寫完整）1、用IF語句編寫一個二選一電路，要求輸入a、b, sel為選擇端(低電平選擇a端，高電平選擇b端)，輸出q。（本題10分）2、編寫一個4位加法計數器VHDL程序的進程（不必寫整個結構框架），要求復位信號reset低電平時計數器清零，變高后，在上升沿開始工作；輸入時鐘信號為clk，輸出為q。（本題10分）3、填寫完成一個8-3線編碼器的真值表（5分），并寫出其VHDL程序（10分）。8 -3線編碼器真

6、值表enby0y1y2100010011010101111101111110 xxxxxxxx高阻態4、根據已給出的全加器的VHDL程序，試寫出一個4位逐位進位全加器的VHDL程序。（本題15分）library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity adder isport (a,b,c:in std_logic;carr: inout std_logic;sum: out std_logic);end adder;architec

7、ture adder_arch of adder isbeginsum = a xor b xor c;carr oe= ; we= ; IF(ready=1) THEN next_state=decision; ELSE next_state oe= ; we= ; IF(read_write=1) THEN next_state=read; ELSE next_state oe= ; we= ; IF(ready=1) THEN next_state=idle; ELSE next_state oe= ; we= ; IF(ready=1) THEN next_state= ; ELSE next_state=write; END IF; END CASE; END PROCESS state_comb; state_