1、第5章 基本邏輯電路設計 基本邏輯電路是數字系統設計中最基本的模塊。為了使讀者深入理解使用VHDL語言描述數字電路的方法，本章以基本邏輯電路的設計為例，通過有針對性的具體電路，幫助讀者完善VHDL的基礎知識，從而提高描述和設計數字電路的能力。在本章中，將介紹組合邏輯電路、時序邏輯電路和有限狀態機電路的設計方法。5.1 組合邏輯電路設計 組合邏輯電路是一種不含存儲元件的電路，其輸出完全由輸入決定。如果使用進程的話，輸入信號都是進程的敏感信號。本節介紹的組合邏輯電路包括門電路、三態門電路、總線緩沖器、編碼器、譯碼器、多路數據選擇器和多路數據分配器。5.1.1 門電路設計 門電路種類較多，我們設計一

2、個二輸入與非門、一個二輸入或非門和計一個二輸入異或門，其電路的符號，如圖5.1所示。5.1.1 門電路設計 1使用邏輯運算符的描述方法 LIBRARY IEEE; /庫調用 USE IEEE.STD_LOGIC_1164.ALL; ENTITY GATE IS /實體部分，用于電路外部接口描述 PORT (A,B:IN STD_LOGIC; /定義外部輸入端口 Ynand,Yor,Yxor:OUT STD_LOGIC); /定義外部輸出端口 END GATE; ARCHITECTURE one OF GATE IS /結構體部分，用于電路功能描述 BEGIN Ynand =A NAND B;

3、/與門輸出 Ynor =A NOR B; /或門輸出 Yxor =A XOR B; /異或門輸出 END one; 5.1.1 門電路設計 2使用真值表的描述方法 真值表反映了組合邏輯電路中輸出和輸入的邏輯關系，因此可以用真值表來實現組合邏輯電路的設計。上述三種門電路真值表，如表5.1所示。輸入輸出ABYnandYnorYxor001100110110101110005.1.2 三態門及總線緩沖器設計 三態門是驅動電路常用到的器件，其輸出除有高、低電平兩種狀態外，還有第三種狀態高阻態。其電路符號，如圖5.2所示。5.1.2 三態門及總線緩沖器設計 18位單向總線緩沖器 在微機的總線驅動中經常用

4、到單向總線緩沖器，用于驅動地址總線和控制總線。其電路符號，如圖5.3所示。5.1.2 三態門及總線緩沖器設計 2雙向總線緩沖器 雙向總線緩沖器用于數據總線的驅動和緩沖，兩個數據端口均為雙向端口（INPUT），除了具有一個選通使能端EN外還有一個方向控制端DIR。其電路符號，如圖5.4所示。5.1.3 編碼器、譯碼器設計 在數字電路中，需要建立起特定的信息與二進制碼間的聯系。輸入為特定信息，輸出為相應的二進制碼，這就是編碼器。輸入為二進制碼，輸出為對應的特定信息，這就是譯碼器。5.1.3 編碼器、譯碼器設計 18線-3線優先編碼器 8線-3線優先編碼器是最常見的一種編碼器，它將輸入的某一個有效信

5、號轉化為3位二進制碼，為了應對同時出現多個輸入信號都有效的情況，確定每個輸入信號的等級，進行優先編碼。電路符號如圖5.5所示。5.1.3 編碼器、譯碼器設計 23線-8線譯碼器 譯碼是編碼的逆過程，輸入為N位二進制碼，輸出的 個信號中有且只有一個有效，每個輸入的二進制碼與輸出信號是一一對應的關系。3線-8線譯碼器輸入3位二進制碼，確定8個輸出信號中的一個有效，其電路符號，如圖5.6所示。5.1.4 多路數據選擇器和多路數據分配器設計 多路數據選擇器和多路數據分配器都屬于通道選擇電路，多路數據選擇器是把從多個輸入支路中的一路作為輸出;多路數據分配器則是把一路輸入分配到多路輸出中的一路中。路徑的選

6、擇都由數據選擇控制端決定。5.1.4 多路數據選擇器和多路數據分配器設計 14選1數據選擇器 4選1數據選擇器是多路數據選擇器中最常見的一種。有四路輸入，一路輸出，輸出信號從四路輸入中選取一路。電路符號，如圖5.7所示。5.1.4 多路數據選擇器和多路數據分配器設計 21對4數據分配器 4對1數據分配器是4選1數據選擇器的逆過程。有一路輸入，四路輸出，輸入信號從四路輸出中選取一路通過。電路符號，如圖5.8所示。 5.2 時序邏輯電路設計 時序邏輯電路是含有存儲器件（觸發器）的電路，它由組合邏輯電路和存儲器件組成。它的輸出不僅由輸入信號決定，還由所處的狀態決定。時序邏輯電路的重要特征就是它必須有

7、時鐘信號來驅動。VHDL語言提供了用于對時鐘邊沿檢測的函數，為時序邏輯電路的設計帶來了極大的方便。5.2.1 觸發器設計 觸發器是構成時序邏輯電路的基本元件。按照有無復位、置位功能以及復位、置位與時鐘信號是否同步，可以分為多種常見的D觸發器。這里以最常用的同步復位D觸發器為例，講述觸發器電路的設計方法。電路符號，如圖5.9所示5.2.2 寄存器設計 寄存器是由一組觸發器連接而成，用于存儲一組二進制信息，廣泛用于各類數字系統。寄存器分為普通寄存器和特殊功能普通寄存器，特殊功能寄存器又包括：鎖存器、移位寄存器、串入串出寄存器、串入并出寄存器、并入串出寄存器。5.2.2 寄存器設計 1普通寄存器 一

8、般用D觸發器構成寄存器。把一組D觸發器連接起來的時鐘輸入端口連接起來，由一個同步時鐘驅動，就構成了一個8位寄存器。下面以8位寄存器為例，介紹寄存器的設計方法。5.2.2 寄存器設計 2鎖存器 鎖存器與寄存器很類似，區別在于，寄存器采用同步時鐘信號控制，而鎖存器采用電平信號控制。把8個D觸發器的時鐘輸入端口連接起來，并用一個電平信號進行控制，就構成了一個8位鎖存器。5.2.2 寄存器設計 3移位寄存器 移位寄存器除了具有存儲代碼的功能以外，還具有移位功能。所謂移位功能，是指寄存器里存儲的代碼能在移位脈沖的作用下依次左移或右移。因此，移位寄存器不但可以用來寄存代碼，還可用來實現數據的串并轉換、數值

9、的運算以及數據處理等。 下面給出一個8位的移位寄存器，其具有左移一位或右移一位、并行輸入和同步復位的功能。5.2.3 計數器設計 計數器的邏輯功能就是用來記憶時鐘脈沖的個數，是數字系統中使用廣泛的時序電路。它不僅用于對時鐘脈沖計數，實現分頻、計時，還可以用于產生節拍脈沖和脈沖序列以及進行數字運算等。計數器的最大計數值稱為計數器的模。5.2.3 計數器設計 1同步計數器 同步計數器指在時鐘脈沖（計數脈沖）的驅動下，構成計數器的各觸發器狀態統一動作。按照計數過程中的數字增減分類,可以把計數器分為加法計數器、減法計數器和可逆計數器。 加法計數器就是指在時鐘脈沖的作用下做遞增計數的計數器, 這里以最常

10、用的同步模12計數器為例，講述加法計數器的設計方法。5.2.3 計數器設計 2異步計數器 異步計數器又稱為行波計數器，將觸發器逐級串行連接起來，低位計數觸發器的輸出作為相鄰下一級計數觸發器的時鐘。可以看出,構成異步計數器的觸發器的翻轉有前有先后,不是同時發生的。異步計數器的計數延遲增加，計數器工作頻率較低。 用VHDL語言描述異步計數器，與同步計數器描述的區別主要體現在對各級時鐘的描述上。下面是一個由4個觸發器構成的異步計數器，采用元件例化的方式生成。5.3 有限狀態機電路設計 在數字電路系統中，有限狀態機是一種十分重要的時序邏輯電路。狀態機的工作方式是根據按照預先設定的狀態順序依次運行的，是

11、純硬件的順序控制電路。5.3.1 有限狀態機概述 有限狀態機是指輸出取決于輸入信號和當前所處狀態的時序邏輯電路。有限狀態機含有一組具有記憶功能的寄存器，稱為狀態寄存器，這些寄存器的功能是記憶有限狀態機的內部狀態，狀態寄存器的的下一個狀態不僅與輸入信號有關，而且還與該寄存器的當前狀態有關。5.3.2 有限狀態機的算法描述 當接到設計任務后，仔細研究所設計的數字控制系統的功能，如果該系統具有按一定順序產生不同輸出的特征，那么就可以用有限狀態機來實現該控制系統。5.3.3 有限狀態機的VHDL描述模式 使用VHDL語言的描述有限狀態機，基本上有固定描述方式，我們依葫蘆畫瓢，將狀態轉換真值表的內容填入

12、模板，就可以設計出程序。模板代碼如下所示： 1實體部分 2說明部分 3狀態轉換進程P1 4時序控制進程P2 5輔助進程5.4 設計實例：交通信號燈控制器設計 下面我們做一個實用且完整的數字系統設計。交通信號燈控制器的設計包含了組合邏輯、時序邏輯和有限狀態機的設計知識，具有較強的代表性。5.4.1 交通信號燈控制器設計要求 用戶設計一個由一條主干道和一條支干道的匯合點形成的十字交叉路口的交通燈控制器，具體要求如下： 主、支干道各設有一個綠、黃、紅指示燈，兩個顯示數碼管。 主干道處于常允許通行狀態，而支干道有車來才允許通行。當主干道允許通行亮綠燈時，支干道亮紅燈。而支干道允許通行亮綠燈時，主干道亮紅燈。 當主、支道均有車時，兩者交替允許通行，主干道每次放行45 s，支干道每次放行25 s，在每次由亮綠燈變成亮紅燈的轉換過程中，要亮5 s的黃燈作為過渡，并進行減計時顯示。 主、支道均有監測是否有車輛等待的傳感器，當該方向沒有車輛時，可以提前放行另一方向。5.4.2 交通信號燈控制器的設計分析 經過對交通燈控制器的要求進行分析，發現采用有限狀態機的設計思路，可以實現其功能。它具有四個狀態：主、支干道通行狀態S0，主干道通行向支干道通行過渡的狀態S1，支干道通行狀態S2，支干道通行向主干道通行過渡的狀態S3。四個狀態循環往復順序轉換。輸入信號為