1、FPGA-CPLDFPGA-CPLD原理及應用原理及應用 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用第6章 宏模塊和LPM函數(shù)的應用FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用CPUCoreOriginal HardwareContentOriginalSoftwareContentGlue LogicBlueToothControllerIR &RS232Compression& EncryptionEngineDSPCoreSoPCFPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用在FPGA技術的發(fā)展過程中，很多優(yōu)秀的數(shù)字系

2、統(tǒng)設計人員積累了大量設計成果。Altera公司對其中一些成果在Altera 器件的結構做了優(yōu)化設計，使之在Altera特定器件結構中發(fā)揮出最佳性能。最終形成了參數(shù)化宏功能模塊庫LPM。IP核的概念FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用IP 設計技術 IP 技術是針對可復用的設計而言的，其本質特征是功能模塊的可復用性。 IP 通常滿足以下基本特征：通用性好正確性有100%的保證可移植性好。 IP 核設計的理想目標是即插即用，但就目前來看，離這個目標還很遠。基于標準片上總線（OCB），具有標準接口是IP 發(fā)展的方向。FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的

3、應用SoPC最常見的IP核：ARMFPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用IP核的概念FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用IP核的概念 IP 的含義與分類lIP （Intellectual Property ）即知識產權。在集成電路設計中，IP 指可以重復使用的具有自主知識產權功能的集成電路設計模塊。基于IP 的SoC 設計具有易于增加新功能和縮短上市時間的顯著特點，是IC 設計當前乃至今后若干年的主流設計方式。l按照設計層次的不同，IP 核可以分為三種：l軟核（Soft Core）l固核（Firm Core）l硬核（Hard Core）。FPG

4、A-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用軟核（Soft Core） 軟核只完成RTL 級的行為設計，以HDL的方式提交使用。該HDL描述在邏輯設計上做了一定優(yōu)化，必須經過仿真驗證，使用者可以用它綜合出正確的門級網表。 軟核不依賴于實現(xiàn)工藝或實現(xiàn)技術，不受實現(xiàn)條件的限制，具有很大的靈活性和可復用性。 軟核為后續(xù)設計留有比較大的空間，使用者可以通過修改源碼，完成更具新意的結構設計，生成具有自主版權的新軟核。 由于軟核的載體HDL與實現(xiàn)工藝無關，使用者要負責從描述到版圖轉換的全過程，模塊的可預測性低，設計風險大，使用者在后續(xù)設計中仍有發(fā)生差錯的可能，這是軟核最主要的缺點。FPGA-C

5、PLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用固核（Firm Core） 固核比軟核有更大的設計深度，己完成了門級綜合、時序仿真并經過硬件驗證，以門級網表的形式提交使用。 只要用戶提供相同的單元庫時序參數(shù)，一般就可以正確完成物理設計。 固核的缺點是它與實現(xiàn)工藝的相關性和網表的難讀性。前者限制了固核的使用范圍，后者則使得布局布線后發(fā)生的時序問題難以排除。FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用硬核（Hard Core） 硬核以IC版圖的形式提交，并經過實際工藝流片驗證。 顯然，硬核強烈地依賴于某一個特定的實現(xiàn)工藝，而且對具體的物理尺寸，物理形態(tài)及性能上具有不可更改性。

6、硬核是IP 核的最高形式，同時也是最主要的形式。國際上對硬核的開發(fā)和應用都非常重視，特別是近幾年來發(fā)展迅速。FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用三種不同形式的IP核 IP核有三種不同的存在形式：HDL語言形式、網表形式和版圖形式。 HDL語言形式是講這種電路單元用HDL語言描述出來，由于直接是HDL代碼，因此可修改性最高，甚至可以在功能上大修改，所以是“軟”的。 而被做成版圖的IP核基本不可修改，只能對應特定的工藝庫，所以是“硬”的。 做成網表的IP從功能上來說基本不可修改，但是沒有和特定的工藝庫綁定，從選擇工藝庫的角度來說是可改的。所以借鑒了“固件”的說法，是一種介

7、于“軟”和“硬”之間的狀態(tài)。 LPM模塊的使用FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用知識要點LPM: library of Parameterized Modules參數(shù)化的模塊庫，其模塊使用參數(shù)和端口信號進參數(shù)化的模塊庫，其模塊使用參數(shù)和端口信號進行描述，通過設置參數(shù)和端口信號，可以實現(xiàn)不同行描述，通過設置參數(shù)和端口信號，可以實現(xiàn)不同的功能。其模塊可稱之為參數(shù)化模塊或者的功能。其模塊可稱之為參數(shù)化模塊或者LPMLPM模塊模塊或者或者LPMLPM宏功能塊。宏功能塊。模塊設置參數(shù)：設置大小；參數(shù)：設置大小；端口信號設置：設置使用哪些端口信號和信號屬端口信號設置：設置使用哪

8、些端口信號和信號屬性等，其中輸入端口信號有缺省值，也可以自己設性等，其中輸入端口信號有缺省值，也可以自己設置置。LPM功能模塊FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.1 宏功能模塊概述 數(shù)據(jù)數(shù)據(jù)類型類型類型類型描描述描述描述類型類型描描述描述描述 算術組件：算術組件：包括累加器、加法器、乘法器和包括累加器、加法器、乘法器和LPM算術函數(shù)算術函數(shù) 門電路：門電路： 包括多路復用器和包括多路復用器和LPM門函數(shù)門函數(shù) I/O組件：組件：包括鎖相環(huán)包括鎖相環(huán)(PLL)、DDR(雙倍速率同步動態(tài)隨機存儲器)、千兆位收發(fā)器塊、千兆位收發(fā)器塊(GXB)、LVDS接收器和發(fā)送器、接

9、收器和發(fā)送器、PLL重新配置和遠程更新宏功能模塊重新配置和遠程更新宏功能模塊 存儲器編譯器：存儲器編譯器：包括包括FIFO、RAM和和ROM宏功能模塊宏功能模塊 存儲組件：存儲組件： 包括存儲器、移位寄存器宏模塊和包括存儲器、移位寄存器宏模塊和LPM存儲器存儲器函數(shù)函數(shù) Altera提供的宏功能模塊與LPM函數(shù)有FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.1 宏功能模塊概述 6.1.1 知識產權（IP）核的應用 AMPP程序程序 MegaCore函數(shù)函數(shù) OpenCore評估功能評估功能 OpenCore Plus硬件評估功能硬件評估功能 FPGA-CPLD原理及應用 第

10、6章 宏模塊和LPM函數(shù)的應用宏功能模塊概述zAltera宏功能模塊（Megafunction）的三種來源Megafunctions from the Altera Megafunction Partners Program AMPP （Altera宏功能合作伙伴計劃）提供的第三方IP CoreMegafunctions created by Altera, known as MegaCore functions Altera器件專有的Megafunction，由Altera公司提供的IP CoreEIA標準的LPM 庫（Library of Parameterized Modules參數(shù)化模

11、塊庫） LPM庫是一個不依賴特定硬件的邏輯模塊庫（EDA標準）。zALTERA推薦使用推薦使用經優(yōu)化的Megafunction增強設計。特別是針對一些與Altera器件底層結構相關的特性，必須通過Megafunction實現(xiàn)。 z使用Megafunction將大大的減少設計風險及縮短開發(fā)周期減少設計風險及縮短開發(fā)周期。zMegafunction可以使設計師將更多時間和精力放在改善及提高系統(tǒng)級的產系統(tǒng)級的產品品上，而不要重新開發(fā)現(xiàn)成的Megafunction。FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用IP（知識產權） 一個好的IP Core要具備可靠、可重用、可配置、可測試的

12、特性，還應有 最成功的IP提供商之一： 雖然只有LPM、部分器件專有的Megafunction是免費的，但是這些免費的模塊也足夠滿足大多數(shù)設計的需要（LPM庫只有25個基本模塊就號稱可以完成所有的設計）。 評估付費Megafunction：使用開放式內核(OpenCore)技術 ，其設計流程如右圖所示。 如何用好Altera的Megafunction：認真閱讀文檔并執(zhí)行必要的配置工作無風險FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用訪問IP MegaStore 網站，迅速找到并下載 Altera全部產品組合的宏功能。采用 Altera 強大的用戶友好的 MegaWizard

13、插件工具來參數(shù)化宏功能，根據(jù)需要選擇合適的功能，估算資源占用，設置第三方工具，產生將參數(shù)化 IP 集成到設計中所需的所有文件。在購買前，利用 OpenCore 評估功能，在仿真中評估 IP 的所有特性，包括系統(tǒng)功能、大小和速度等。在您決定購買 IP 許可前，利用 OpenCore Plus 硬件評估特性，產生時間受限的 FPGA 編程文件，然后利用它在您自己的硬件上驗證所有 FPGA 設計，也可以在任何其他支持的電路板上進行驗證。當您對 IP 內核完全滿意，并準備將設計投產時，可以購買許可，生成產品器件編程文件。Altera MegaCore許可能夠永久使用，支持多種工程，包括一年更新和支持。

14、對 Altera 所有 IP 提供浮動和節(jié)點鎖定的許可。可提供多種不同許可期限、條件和價格模型的第三方 IP 內核。請直接聯(lián)系 IP 合作伙伴，了解詳細信息。FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用開放式內核的設計流程 n想獲取Altera產品的最新、最權威的資料，請訪問 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用Altera IPAltera Megafunction Partners Program：AMPP是是ALTERA宏功能模塊、宏功能模塊、IP內核開發(fā)伙伴的組織內核開發(fā)伙伴的組織。 通過這個聯(lián)盟，AMPP的所有廠商提供基于ALTERA器件優(yōu)

15、化的宏功能模塊、IP內核。 有關有關ALTERA的宏功能庫及的宏功能庫及IP內核的標志介紹內核的標志介紹 MegaCore是是ALTERA直接開發(fā)完成的，并有詳直接開發(fā)完成的，并有詳盡的使用資料的宏功能模塊、盡的使用資料的宏功能模塊、IP內核。內核。 針對ALTERA的器件作了特別的優(yōu)化處理，達到并滿足用戶所指定的性能指標。ALTERA提供MegaCore是為了幫助客戶完成條件要求較苛刻的系統(tǒng)應用以及減少設計風險和開發(fā)時間。 ALTERA的的MaxplusII和和Quartus平臺均提供各平臺均提供各種種開放宏功能模塊開放宏功能模塊評估的功能。評估的功能。 允許用戶在購買某個宏功能模塊之前，進

16、行設計、編譯、仿真。 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用 Altera隨Quartus II附帶的宏功能模塊有以下五類：n算術組件：包括累加器、加法器、乘法器和LPM算術函數(shù)n門電路：包括多路復用器和LPM門函數(shù)nI/O組件：包括鎖相環(huán)(PLL)、倍速率同步隨機存儲器(DDR)、千兆位收發(fā)器塊(GXB)、LVDS接收器和發(fā)送器、PLL重新配置和遠程更新宏功能模塊n存儲器編譯器：包括FIFO、RAM和ROM宏模塊n存儲組件：存儲器、移位寄存器宏模塊和LPM存儲器函數(shù) 其余宏功能模塊在Quartus II上只有其網絡鏈接 使用資料：Help Megafunctions/

17、LPM 利用Megafunction進行項目設計的步驟：1.利用MegaWizard Plug-In Manager（MegaWizard 插件管理器）建立或修改包含自定義宏功能模塊的設計文件2.在頂層設計文件中對這些文件進行例化。Altera IPFPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.1 宏功能模塊概述 6.1.2 使用MegaWizard Plug-In Manager FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.1 宏功能模塊概述 6.1.3 在QuartusII中對宏功能模塊進行例化 (1) 在在VHDL中例化中例化 (2) 使用端口和

18、參數(shù)定義使用端口和參數(shù)定義( (原理圖）原理圖） (3) 使用端口和參數(shù)定義生成宏功能模塊使用端口和參數(shù)定義生成宏功能模塊 計數(shù)器計數(shù)器 加法加法/減法器減法器 乘法器乘法器 乘乘-累加器和乘累加器和乘-加法器加法器 RAM 移位寄存器移位寄存器 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.2 LPM模塊應用實例 使用LPM_COUNTER模塊實現(xiàn)數(shù)控分頻器各端口信號的意義和設置參數(shù)的設置分頻比二分頻和占空比仿真波形FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用 數(shù)控分頻器電路原理圖數(shù)控分頻器電路原理圖基于LPM_COUNTER的數(shù)控分頻器設計FPGA-C

19、PLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用當d3.0=12(即16進制數(shù)：C)時的工作波形數(shù)控分頻器工作波形數(shù)控分頻器工作波形FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.2 LPM模塊應用實例 6.2.1 信號發(fā)生器電路設計 正弦波正弦波數(shù)據(jù)存儲ROM波形數(shù)據(jù)輸出DAC地址發(fā)生器counter數(shù)據(jù)個數(shù)：32個數(shù)據(jù)位數(shù)：8位輸出位數(shù)？地址位數(shù)？FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.2 LPM模塊應用實例 6.2.2 定制LPM_ROM初始化數(shù)據(jù)文件 1建立建立.mif格式文件格式文件 【例例6-1】WIDTH = 8;DEPTH = 64

20、;ADDRESS_RADIX = HEX;DATA_RADIX = HEX;CONTENT BEGIN0 : FF;1 : FE;2 : FC;3 : F9;4 : F5;（數(shù)據(jù)略去）（數(shù)據(jù)略去）3D : FC;3E : FE;3F : FF;END; FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.2 LPM模塊應用實例 6.2.2 定制LPM_ROM初始化數(shù)據(jù)文件 2建立建立.mif格式文件格式文件 【例例6-2】#include stdafx.h#include #include math.h#define PI 3.14159int main()int i; floa

21、t s; for (i = 0; i sin_rom.mif; FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.2 LPM模塊應用實例 6.2.2 定制LPM_ROM初始化數(shù)據(jù)文件 3建立建立.mif格式文件格式文件 將波形數(shù)據(jù)填入將波形數(shù)據(jù)填入mif文件表中文件表中 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.2.3 定制LPM_ROM元件 圖圖6-5 定制新的宏功能塊定制新的宏功能塊 6.2 LPM模塊應用實例 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.2.3 定制LPM_ROM元件 圖6-6 LPM宏功能塊設定 FPGA-C

22、PLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.2.3 定制LPM_ROM元件 選擇選擇data_rom模塊數(shù)據(jù)線和地址線寬度模塊數(shù)據(jù)線和地址線寬度 6.2 LPM模塊應用實例 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.2.3 定制LPM_ROM元件 選擇地址鎖存信號選擇地址鎖存信號inclock 6.2 LPM模塊應用實例 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.2.3 定制LPM_ROM元件 調入調入ROM初始化數(shù)據(jù)文件并選擇在系統(tǒng)讀寫功能初始化數(shù)據(jù)文件并選擇在系統(tǒng)讀寫功能 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應

23、用6.2.3 定制LPM_ROM元件 LPM_ROM設計完成設計完成 6.2 LPM模塊應用實例 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用【例例6-3】修改后的用于例化的波形數(shù)據(jù)修改后的用于例化的波形數(shù)據(jù)ROM文件：文件：data_rom.vhdLIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.altera_mf_components.all; -使用宏功能庫中的所有元件使用宏功能庫中的所有元件ENTITY data_rom ISPORT (address : IN STD_L

24、OGIC_VECTOR (5 DOWNTO 0); inclock : IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END data_rom;ARCHITECTURE SYN OF data_rom ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0);COMPONENT altsyncram -例化例化altsyncram元件，調用了元件，調用了LPM模塊模塊altsyncram接下頁接下頁FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用GENERIC ( -參數(shù)傳遞語句

25、參數(shù)傳遞語句intended_device_family: STRING; -類屬參量數(shù)據(jù)類型定義類屬參量數(shù)據(jù)類型定義width_a: NATURAL; widthad_a: NATURAL;numwords_a: NATURAL; operation_mode : STRING;outdata_reg_a: STRING; address_aclr_a : STRING;outdata_aclr_a : STRING; width_byteena_a: NATURAL;init_file: STRING; lpm_hint: STRING;lpm_type: STRING);PORT ( c

26、lock0: IN STD_LOGIC ; -altsyncram元件接口聲明元件接口聲明address_a: IN STD_LOGIC_VECTOR (5 DOWNTO 0);q_a: OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END COMPONENT;FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用BEGIN q Cyclone, -參數(shù)傳遞映射參數(shù)傳遞映射 width_a = 8, -數(shù)據(jù)線寬度數(shù)據(jù)線寬度8 widthad_a = 6, -地址線寬度地址線寬度6 numwords_a = 64, -數(shù)據(jù)數(shù)量數(shù)據(jù)數(shù)量64 operation_m

27、ode = ROM, -LPM模式模式ROM outdata_reg_a = UNREGISTERED, -輸出無鎖存輸出無鎖存 address_aclr_a = NONE, -無異步地址清無異步地址清0 outdata_aclr_a = NONE, -無輸出鎖存異步清無輸出鎖存異步清0 width_byteena_a = 1, - byteena_a輸入口寬度輸入口寬度1 init_file = ./dataHEX/SDATA.hex, -ROM初始化數(shù)據(jù)文件初始化數(shù)據(jù)文件 lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=NONE, lpm_

28、type = altsyncram ) -LPM類型類型 PORT MAP ( clock0 = inclock, address_a = address,q_a = sub_wire0 ); END SYN;例6-3】FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.2.4 完成頂層設計 【例例6-4】 正弦信號發(fā)生器頂層設計正弦信號發(fā)生器頂層設計LIBRARY IEEE; -正弦信號發(fā)生器源文件正弦信號發(fā)生器源文件USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SINGT IS PORT

29、( CLK : IN STD_LOGIC; -信號源時鐘信號源時鐘 DOUT : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ); -8位波形數(shù)據(jù)輸出位波形數(shù)據(jù)輸出END;6.2 LPM模塊應用實例 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用ARCHITECTURE DACC OF SINGT ISCOMPONENT data_rom -數(shù)據(jù)存儲器數(shù)據(jù)存儲器LPM_ROM文件聲明文件聲明PORT(address:IN STD_LOGIC_VECTOR(5 DOWNTO 0);-地址信號地址信號inclock : IN STD_LOGIC ;-地址鎖存

30、時鐘地址鎖存時鐘q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END COMPONENT;SIGNAL Q1: STD_LOGIC_VECTOR (5 DOWNTO 0); -設定內部節(jié)點作為地址設定內部節(jié)點作為地址計數(shù)器計數(shù)器BEGIN PROCESS(CLK) -LPM_ROM地址發(fā)生器進程地址發(fā)生器進程 BEGINIF CLKEVENT AND CLK = 1 THEN Q1Q1,q= DOUT,inclock=CLK);-例化例化END; 【例6-4】 正弦信號發(fā)生器頂層設計FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.2.4 完成

31、頂層設計 6.2 LPM模塊應用實例 圖圖6-11 仿真波形輸出仿真波形輸出 嵌入式邏輯分析儀獲得的波形嵌入式邏輯分析儀獲得的波形 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.3 在系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器應用In-System Memory Content Editor編輯窗編輯窗 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.3 在系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器應用 與實驗系統(tǒng)上的與實驗系統(tǒng)上的FPGA通信正常情況下的編輯窗界面通信正常情況下的編輯窗界面 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.3 在系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器應用

32、 從從FPGA中的中的ROM讀取波形數(shù)據(jù)讀取波形數(shù)據(jù) FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.3 在系統(tǒng)存儲器數(shù)據(jù)讀寫編輯器應用 下載編輯數(shù)據(jù)后的下載編輯數(shù)據(jù)后的SignalTap II采樣波形采樣波形 圖圖6-16 編輯波形數(shù)據(jù)編輯波形數(shù)據(jù) FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.4 編輯SignalTapII的觸發(fā)信號 選擇高級觸發(fā)條件選擇高級觸發(fā)條件 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.4 編輯SignalTapII的觸發(fā)信號 進入進入“觸發(fā)條件函數(shù)編輯觸發(fā)條件函數(shù)編輯”窗口窗口 FPGA-CPLD原理及應

33、用 第6章 宏模塊和LPM函數(shù)的應用6.4 編輯SignalTapII的觸發(fā)信號 編輯觸發(fā)函數(shù)編輯觸發(fā)函數(shù) FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.5.1 RAM定制 6.5 其它存儲器模塊的定制與應用 編輯定制編輯定制RAM FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.5.1 RAM定制 6.5 其它存儲器模塊的定制與應用 LPM_RAM的仿真波形的仿真波形 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.5.2 FIFO定制 6.5 其它存儲器模塊的定制與應用 FIFO編輯窗編輯窗 FPGA-CPLD原理及應用 第6章 宏模

34、塊和LPM函數(shù)的應用6.5.2 FIFO定制 6.5 其它存儲器模塊的定制與應用 FIFO的仿真波形的仿真波形 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.5.3 基于LPM_ROM的4位乘法器設計 6.5 其它存儲器模塊的定制與應用 【例例6-5】WIDTH = 8 ;WIDTH = 8 ;DEPTH = 256 ;DEPTH = 256 ;ADDRESS_RADIX = HEX ;ADDRESS_RADIX = HEX ;DATA_RADIX = HEX ;DATA_RADIX = HEX ;CONTENT BEGINCONTENT BEGIN 00:00 ; 01:

35、00 ; 02:00 ; 03:00 ; 04:00 ; 05:00 ; 06:00 ; 07:00 ; 08:00 ; 09:00; 00:00 ; 01:00 ; 02:00 ; 03:00 ; 04:00 ; 05:00 ; 06:00 ; 07:00 ; 08:00 ; 09:00; 10:00 ; 11:01 ; 12:02 ; 13:03 ; 14:04 ; 15:05 ; 16:06 ; 17:07 ; 18:08 ; 19:09; 10:00 ; 11:01 ; 12:02 ; 13:03 ; 14:04 ; 15:05 ; 16:06 ; 17:07 ; 18:08 ; 19

36、:09; 20:00 ; 21:02 ; 22:04 ; 23:06 ; 24:08 ; 25:10 ; 26:12 ; 27:14 ; 28:16 ; 29:18; 20:00 ; 21:02 ; 22:04 ; 23:06 ; 24:08 ; 25:10 ; 26:12 ; 27:14 ; 28:16 ; 29:18; 30:00 ; 31:03 ; 32:06 ; 33:09 ; 34:12 ; 35:15 ; 36:18 ; 37:21 ; 38:24 ; 39:27; 30:00 ; 31:03 ; 32:06 ; 33:09 ; 34:12 ; 35:15 ; 36:18 ; 37

37、:21 ; 38:24 ; 39:27; 40:00 ; 41:04 ; 42:08 ; 43:12 ; 44:16 ; 45:20 ; 46:24 ; 47:28 ; 48:32 ; 49:36; 40:00 ; 41:04 ; 42:08 ; 43:12 ; 44:16 ; 45:20 ; 46:24 ; 47:28 ; 48:32 ; 49:36; 50:00 ; 51:05 ; 52:10 ; 53:15 ; 54:20 ; 55:25 ; 56:30 ; 57:35 ; 58:40 ; 59:45; 50:00 ; 51:05 ; 52:10 ; 53:15 ; 54:20 ; 55

38、:25 ; 56:30 ; 57:35 ; 58:40 ; 59:45; 60:00 ; 61:06 ; 62:12 ; 63:18 ; 64:24 ; 65:30 ; 66:36 ; 67:42 ; 68:48 ; 69:54; 60:00 ; 61:06 ; 62:12 ; 63:18 ; 64:24 ; 65:30 ; 66:36 ; 67:42 ; 68:48 ; 69:54; 70:00 ; 71:07 ; 72:14 ; 73:21 ; 74:28 ; 75:35 ; 76:42 ; 77:49 ; 78:56 ; 79:63; 70:00 ; 71:07 ; 72:14 ; 73

39、:21 ; 74:28 ; 75:35 ; 76:42 ; 77:49 ; 78:56 ; 79:63; 80:00 ; 81:08 ; 82:16 ; 83:24 ; 84:32 ; 85:40 ; 86:48 ; 87:56 ; 88:64 ; 89:72; 80:00 ; 81:08 ; 82:16 ; 83:24 ; 84:32 ; 85:40 ; 86:48 ; 87:56 ; 88:64 ; 89:72; 90:00 ; 91:09 ; 92:18 ; 93:27 ; 94:36 ; 95:45 ; 96:54 ; 97:63 ; 98:72 ; 99:81; 90:00 ; 91

40、:09 ; 92:18 ; 93:27 ; 94:36 ; 95:45 ; 96:54 ; 97:63 ; 98:72 ; 99:81;END ; FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用6.6 流水線乘法累加器的混合輸入設計 10NkknknfxyDSPFPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用（1）用VHDL設計16位加法器 6.6 流水線乘法累加器的混合輸入設計 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER16B IS P

41、ORT ( CIN : IN STD_LOGIC; A, B : IN STD_LOGIC_VECTOR(15 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(15 DOWNTO 0); COUT : OUT STD_LOGIC );END ADDER16B;ARCHITECTURE behav OF ADDER16B IS SIGNAL SINT : STD_LOGIC_VECTOR(16 DOWNTO 0);SIGNAL AA,BB : STD_LOGIC_VECTOR(16 DOWNTO 0);BEGINAA=0&A; BB=0&B; SINT =

42、 AA+BB+CIN; S = SINT(15 DOWNTO 0); COUT =0gotoloop;JMPGEZLOOP0A0504endHALT0B0700 . A00000 A10001 A20064FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用選擇實現(xiàn)選擇實現(xiàn)CPU的方法的方法u硬連線邏輯（硬連線邏輯（HardWired）u微程序（微程序（MicroProgram）u（HDL+EDA工具工具）lVHDLlQuartusu以下為以下為VHDL代碼代碼的基本框架的基本框架 算法級 物理特性 寄存器傳輸級 行為特性 邏輯級 電路級 版圖級 版圖綜合 邏輯綜合 高層次綜合 結構特

43、性 FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用CPU 設計指令集和架構定義指令集和架構定義電路設計電路設計半導體制造工藝半導體制造工藝ISAArchitecturemicro-architecturePipelineProcessLayoutFPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用 設計一個簡化的CPU1. 設計一個簡化的處理器處理器（字長16位），并使其與內存MEM連接。2. 用VHDL以以RTL風格風格描述。3. 該處理器當前執(zhí)行的指令存放在指令寄存器IR中，指令集僅算邏指令和訪問內存指令。FPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的

44、應用CPU結構 取指： CPU要從存儲器中讀取指令。 譯碼： 翻譯指令用以確定要執(zhí)行的操作。 取數(shù)據(jù)： 指令的執(zhí)行可能會要求從存儲器或I/O模塊中讀取數(shù)據(jù)。 處理數(shù)據(jù)：指令的執(zhí)行可能會要求對數(shù)據(jù)進行算術或邏輯運算操作 寫數(shù)據(jù)： 指令執(zhí)行的結果可能需要寫入存儲器或者I/O模塊中。 設計一個簡化的CPUFPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用CPU內部結構 設計一個簡化的CPUFPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用CPU內部寄存器 MAR（Memory Address Register）MAR存放著要從存儲器中讀取或要寫入存儲器的存儲器地址。“讀”定義

45、為CPU從內存中讀。“寫”定義為CPU把數(shù)據(jù)寫入內存。 MAR擁有8比特，可以存取256個地址。 設計一個簡化的CPUFPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用CPU內部寄存器 MDR（Memory Data Register）MDR存儲著將要被存入內存或者最后一次從內存中讀出來的數(shù)值。MDR有16比特。 PC（Program Counter）PC寄存器用來跟蹤程序中將要使用的指令。PC有8比特。 設計一個簡化的CPUFPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用CPU內部寄存器 IR（Instruction Register）IR存放指令的OPCODE（操

46、作碼）部分。IR有8比特。 BR（Buffer Register）BR作為ALU的一個輸入，存放著ALU的一個操作數(shù)。BR有16比特。 ACC（Accumulator）ACC保存著ALU的另一個操作數(shù)，而且通常ACC存放著ALU的計算結果。ACC有16比特。 設計一個簡化的CPUFPGA-CPLD原理及應用 第6章 宏模塊和LPM函數(shù)的應用 設計一個簡化的CPU1. 程序（指令序列）預先存放在MEM里，程序執(zhí)行時，需要從MEM中取指令。建議用調用庫單元lpm_ram_dq的方法實現(xiàn)MEM。2. 恰當使用變量和信號：信號用于進程之間的通信；變量用于進程（以及函數(shù)、過程）內部保存數(shù)據(jù)。變量的新值可

47、在賦值語句執(zhí)行后立即得到；而信號的新值在賦值語句執(zhí)行后必須經過延遲才能得到。3. 某些信號（以及變量）需要受時鐘控制，有些則不必受時鐘控制。受時鐘控制的信號所對應的硬件必定是寄存器；不受時鐘控制的信號所對應的硬件有可能是組合邏輯，其成本較低，并且形成該信號的時延可能較小。設計要點FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用CPU的指令集的指令集OPCODE15:8ADDRESS7:0分為兩個步驟： 1) 將數(shù)據(jù)和程序（即指令序列）輸入到計算機的存儲器中。 2) 從第一條指令的地址起開始執(zhí)行該程序，得到所需結果，結束運行。FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應

48、用CPU的指令集的指令集FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用CPU的指令集的指令集FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用CLKRSTALU2ACC_in15.0c9_c171.0ACC_out15.0ACCinst6 累加器用于存放當前的結果，它也是雙目運算其中一個數(shù)據(jù)來源。復位后，累加器的值是零。當累加器通過C9_C17口收到來自CPU控制器load_acc信號時，在clk時鐘正跳沿時收到來自于數(shù)據(jù)總線的數(shù)據(jù)。 ACC (Accumulator) CPU電路組成電路組成FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用ALU is a

49、calculation unit which accomplishes basic arithmetic and logic operationsALU (Arithmetic Logic Unit) CPU電路組成電路組成CLKRSTBR2ALU_in15.0ACC2ALU_in15.0c16toc133.0ALU_out15.0ALU2MR_out15.0flagALUinst7FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用指令寄存器在clk的正沿觸發(fā)下，寄存器將數(shù)據(jù)總線送來的指令存入8位寄存器中。CPU狀態(tài)控制器的load_ir信號控制通過控制器C4 口輸入到指令寄存器。復

50、位后，指令寄存器被 8 清為零。 每條指令為2個字節(jié)，即16位，高8位進入IR，低8位進入BR。IR (Instruction Register) CPU電路組成電路組成CLKRSTMBR2IR_in7.0c4IR_out7.0IRinst4FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用MAR contains the memory location of the word to be read from the memory or written into the memory. Here, READ operation is denoted as the CPU reads

51、from memory, and WRITE operation is denoted as the CPU writes to memory. MAR has 8 bits to access one of 256 addresses of the memory. MAR (Memory Address Register) CPU電路組成電路組成CLKRSTMBR2MAR_in7.0PC2MAR_in7.0c8_c21.0MAR_out7.0MARinst2FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用MDR contains the value to be stored in

52、 memory or the last value read from memory. MDR is connected to the address lines of the system bus. MDR has 16 bits. MDR (Memory Data Register) CPU電路組成電路組成CLKRSTMEM2MDR_in15.0ACC2MDR_in15.0c5_c111.0MDR_out15.0MDRinst14FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用PC keeps track of the instructions to be used in th

53、e program. In our design, PC has 8 bits.PC (Program Counter) CPU電路組成電路組成CLKRSTMBR2PC_in7.0c3_c101.0PC_out7.0PCinst3FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用MR is used for implementing the MPY instruction, holding the multiplier at the beginning of the instruction. When the instruction is executed, it holds par

54、t of the product. MR (Multiplier Register) CPU電路組成電路組成CLKRSTALU2MR_in15.0MR_out15.0MRinst9FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用CAR (control address Register)Control MemoryInstruction registerSequencing logicControl Buffer RegisterControl SignalsMicro-programmed Control Unit CPU電路組成電路組成CLKRSTIR_in7.0flagcon

55、trol17.0CU2inst8FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用Micro-programmed Control Unit CPU電路組成電路組成控制器接受復位信號RST，當RST有效時通過信號control使其為0，輸入到狀態(tài)機中停止狀態(tài)機的工作。狀態(tài)機是CPU的控制核心，用于產生一系列的控制信號，啟動或停止某些部件。CPU何時進行讀指令讀寫I/O端口，RAM區(qū)等操作，都是由狀態(tài)機來控制的。狀態(tài)機的當前狀態(tài)，由變量state記錄，state的值就是當前這個指令周期中已經過的時鐘數(shù)（從零計起）。CLKRSTIR_in7.0f lagcontrol17.0CU2ins

56、t8FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用Micro-programmed Control Unit CPU電路組成電路組成 狀態(tài)控制器的主要思路為在8個時鐘周期中對其進行不同的操作，具體如下:1) 第0個時鐘，因為CPU狀態(tài)控制器的輸出,裝入指令為高電平，其余均為低電平。指令寄存器寄存由ROM送來的高8位指令代碼。 2) 第1個時鐘，與上一時鐘相比只是PC增1，ROM送來低8位指令代碼，指令寄存器寄存該8位代碼。 3) 第2個時鐘，空操作。 4) 第3個時鐘， PC增1， 指向下一條指令。 若操作符為HLT， 則輸出信號HLT為高。 如果操作符不為HLT，除了PC增一外

57、（指向下一條指令），其它各控制線輸出為零。 FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用Micro-programmed Control Unit CPU電路組成電路組成 狀態(tài)控制器的主要思路為在8個時鐘周期中對其進行不同的操作，具體如下: 5) 第4個時鐘，若操作符為AND、ADD或LOAD，讀相應地址的數(shù)據(jù)；若為JMP，將目的地址送給程序計數(shù)器；若為STORE，輸出累加器數(shù)據(jù)。6) 第5個時鐘，若操作符為AND、ADD，算術運算器就進行相應的運算；若為LOAD，就把數(shù)據(jù)通過算術運算器送給累加器；若為JMPGEZ,先判斷累加器的值是否為0，如果為0，PC就增1，否則保持原值；

58、若為JMP，鎖存目的地址；若為STORE，將數(shù)據(jù)寫入地址處。 7) 第6個時鐘，空操作。 8) 第7個時鐘，若操作符為JMPGEZ且累加器值為0，則PC值再增1，跳過一條指令，否則PC無變化。FPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用CPU的指令集的指令集MDRmemoryIRopcodeMDRMARMDR7-0 PCPC+1MDRACCmemoryMDRMARPCSTOREFPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用CPU的指令集的指令集MDRmemoryIRopcodeMDRMARMDR7-0 PCPC+1MDRmemoryACC0BRMDRACCACC+

59、BRMARPCLOADFPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用CPU的指令集的指令集ADDMDRmemoryIRopcodeMDRMARMDR7-0 PCPC+1MDRmemoryBRMDRACCACC+BRMARPCFPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用CPU的指令集的指令集SUBMDRmemoryIRopcodeMDRMARMDR7-0 PCPC+1MDRmemoryBRMDRACCACC-BRMARPCFPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用CPU的指令集的指令集MDRmemoryIRopcodeMDRMARMDR7-0 PC

60、PC+1MDRmemoryBRMDRACCACC and BRANDFPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用CPU的指令集的指令集ORMDRmemoryIRopcodeMDRMARMDR7-0 PCPC+1MDRmemoryBRMDRACCACC or BRMARPCFPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用CPU的指令集的指令集 NOTMDRmemoryIRopcodeMDRACCnot ACCPCPC+1MARPCFPGA-CPLD原理及應用第6章 宏模塊和LPM函數(shù)的應用CPU的指令集的指令集MDRmemoryIRopcodeMDRMARMDR7-0 PCPC+1MDRmemor