1、會計學1第門電路和組合第門電路和組合(zh)邏輯電路邏輯電路第一頁，共56頁。 與門、或門、非門、與非門、異或門的邏輯功能，與門、或門、非門、與非門、異或門的邏輯功能，TTLTTL集成與非門的電壓傳輸特性和主要參數，三態門的集成與非門的電壓傳輸特性和主要參數，三態門的概念和作用，邏輯代數的基本運算法則，分析、綜合概念和作用，邏輯代數的基本運算法則，分析、綜合（設計（設計(shj)(shj)）簡單的組合邏輯電路基本方法。了解）簡單的組合邏輯電路基本方法。了解加法器、加法器、84218421編碼器和二進制譯碼器的工作原理。編碼器和二進制譯碼器的工作原理。TTL集成與非門的電壓傳輸特性和主要參數。集

2、成與非門的電壓傳輸特性和主要參數。講課講課4 4學時，習題學時，習題1 1學時。學時。 第1頁/共56頁第二頁，共56頁。 模擬信號：電信號在時間上或數值上是連續(linx)變化的，如溫度和速度。 模擬電路模擬電路(dinl)：處理模擬信號的電：處理模擬信號的電路路(dinl)。 數字電路：處理數字電路：處理(chl)數字信號的電數字信號的電路。路。 數字信號：電信號在時間上和數值上都是不連續變化的，即所謂離散的，如尖頂波、矩形波。第2頁/共56頁第三頁，共56頁。脈沖(michng)是一種躍變信號，并且持續時間短暫。在數字電路中，信號（電壓和電流在數字電路中，信號（電壓和電流(dinli)）

3、是脈沖的。）是脈沖的。尖頂波矩形波第3頁/共56頁第四頁，共56頁。脈沖幅度脈沖幅度 A：脈沖信號：脈沖信號(xnho)變化的最大值。變化的最大值。以矩形波為例說明脈沖信號波形的一些參數20.1 脈沖信號A0.9A0.1Atrtf第4頁/共56頁第五頁，共56頁。20.1 脈沖(michng)信號脈沖頻率脈沖頻率 f ：單位時間的脈沖數。單位時間的脈沖數。TA0.9A0.1Atrtf0.5Atp第5頁/共56頁第六頁，共56頁。脈沖(michng)信號正脈沖(michng)：脈沖(michng)躍變后的值比初始值高。負脈沖(michng)：脈沖(michng)躍變后的值比初始值低。例：正脈沖負

4、脈沖 在數字電路中，通常根據脈沖信號的有無、個數、寬度和在數字電路中，通常根據脈沖信號的有無、個數、寬度和頻率進行工作，所以抗干擾能力較強（干擾往往只影響脈沖幅頻率進行工作，所以抗干擾能力較強（干擾往往只影響脈沖幅度），準確度較高。度），準確度較高。20.1 脈沖信號0+3V0- -3V0+3V0- -3V第6頁/共56頁第七頁，共56頁。 在數字電路中，門電路是最基本的邏輯(lu j)元件。 邏輯(lu j)門電路的基本概念 基本基本(jbn)邏輯門電路有與門、或門和非邏輯門電路有與門、或門和非門。門。 所謂“門”，就是一種開關，在一定條件下它能允許信號通過，條件不滿足，信號就通不過。 門電

5、路的輸入信號與輸出信號之間存在一定的邏輯關系，所以門電路又稱為邏輯門電路。第7頁/共56頁第八頁，共56頁。 與邏輯：只有(zhyu)決定事物結果的全部條件同時具備時，結果才會發生。 或邏輯(lu j) 或邏輯：在決定事物結果的幾個條件中只要有一個或一個以上條件具備時，結果就會發生。20.2 基本門電路及其組合邏輯表達式：YBA邏輯表達式：YBA+-YAB+-YAB第8頁/共56頁第九頁，共56頁。 非邏輯：條件具備(jbi)了，結果不發生；而條件不具備(jbi)時，結果卻發生了。 在分析邏輯電路時只用兩種相反的工作在分析邏輯電路時只用兩種相反的工作(gngzu)狀態，并用狀態，并用1和和0來

6、代表。來代表。 門電路的輸入信號和輸出信號都是用電位門電路的輸入信號和輸出信號都是用電位( (電平電平) )的高的高低來表示，而電位的高低則用低來表示，而電位的高低則用1和和0兩種狀態來區別。兩種狀態來區別。20.2 基本門電路及其組合+-YAR邏輯表達式：YA 正邏輯系統：正邏輯系統：規定高電位為規定高電位為1，低電位為，低電位為0 ； 負邏輯系統：負邏輯系統：規定高電位為規定高電位為0，低電位為，低電位為1 。第9頁/共56頁第十頁，共56頁。電路電路(dinl)邏輯(lu j)功能當輸入變量當輸入變量(binling)A(binling)A和和B B全為全為1 1時，輸出變量時，輸出變量

7、(binling)Y(binling)Y為為1 1。當輸入變量A和B不全為1時，輸出變量Y為0；0 0 分立元件基本邏輯門電路20.2 基本門電路及其組合+5VRDAABYDB0 1 1 0 1 1 00010V0V0V3V0V0V0V3V0V3V3V3VABY與門邏輯狀態表第10頁/共56頁第十一頁，共56頁。邏輯(lu j)關系式 邏輯邏輯(lu j)符符號號例：例：20.2 基本(jbn)門電路及其組合BAY&ABYABY第11頁/共56頁第十二頁，共56頁。當輸入變量當輸入變量(binling)A和和B全為全為0時，輸出變量時，輸出變量(binling)Y為為0。當輸入(shr)變量A

8、和B只要有一個為1時，輸出變量Y為1；20.2 基本(jbn)門電路及其組合 二極管或門電路電路電路邏輯功能0 0 ABY或門邏輯狀態表0 1 1 0 1 1 0111RDAABYDB0V0V3V0V0V3V3V3V0V3V3V3V第12頁/共56頁第十三頁，共56頁。20.2 基本(jbn)門電路及其組合邏輯(lu j)關系式 邏輯邏輯(lu j)符號符號例：例：BAY1ABYABY第13頁/共56頁第十四頁，共56頁。20.2 基本(jbn)門電路及其組合輸出(shch)變量Y與輸入變量A反相。 晶體管非門電路電路電路(dinl)邏輯功能0 1 10AY非門邏輯狀態表- -UBBAYRBR

9、CRKT+12V0V12V3V截止0.3V飽和非門電路也稱為非門電路也稱為反相器反相器。第14頁/共56頁第十五頁，共56頁。20.2 基本(jbn)門電路及其組合邏輯(lu j)關系式 邏輯邏輯(lu j)符號符號例：例：AY A1AYY第15頁/共56頁第十六頁，共56頁。 與非門電路與非門電路(dinl) 基本基本(jbn)(jbn)邏輯門電路的組合邏輯門電路的組合20.2 基本(jbn)門電路及其組合&AB1Y&ABY邏輯關系式BAY邏輯圖邏輯符號邏輯功能當輸入變量有一個或幾個為當輸入變量有一個或幾個為0時，輸出為時，輸出為1。當輸入變量全為1時，輸出為0；第16頁/共56頁第十七頁，

10、共56頁。20.2 基本(jbn)門電路及其組合 或非門電路或非門電路(dinl)1AB1Y1ABY邏輯(lu j)關系式 BAY邏輯圖邏輯符號邏輯功能當輸入變量有一個或幾個為當輸入變量有一個或幾個為1時，輸出為時，輸出為0。當輸入變量全為0時，輸出為1；第17頁/共56頁第十八頁，共56頁。20.2 基本(jbn)門電路及其組合 與或非門電路與或非門電路(dinl)DCBAY邏輯圖邏輯(lu j)符號邏輯關系式&ABCD&11Y1ABY& & CD第18頁/共56頁第十九頁，共56頁。分立元件門電路：由二極管、晶體管組成(z chn)的門電路。 集成門電路：具有(jyu)高可靠性和微型化等優

11、點。 在數字電路中，應用最普遍(pbin)的門電路是與非門電路。第19頁/共56頁第二十頁，共56頁。20.3 TTL門電路 TTL TTL與非門電路與非門電路(dinl)(dinl)k4UCCAR1D1D2R2R3R4BT1T2T3T4D3Y+5Vk6 . 1130k1&ABYTTL與非門電路及其邏輯與非門電路及其邏輯(lu j)符號符號R1+5VE1E2C1B1多發射極晶體管多發射極晶體管R1E1E2+5VC1T1第20頁/共56頁第二十一頁，共56頁。20.3 TTL門電路k4UCCAR1D1D2R2R3R4BT1T2T3T4D3Y+5Vk6 . 1130k1 輸入輸入(shr)端不全為

12、端不全為1的情況的情況 當輸入端當輸入端A A和和B B至少至少(zhsho)(zhsho)有一個為有一個為0 0（約為（約為0.3V0.3V）時，則）時，則VB1(0.3VB1(0.30.70.7)1V)1V，它不足以向，它不足以向T2 T2 提供正向基極電流，所以提供正向基極電流，所以T2 T2 截止，以致截止，以致T4 T4 也截止。也截止。由于由于(yuy)VC25V(yuy)VC25V，所以，所以T3T3導通，導通，則則VY5R2IB3UBE3UD3VY50.70.73.6V即即 Y=1 由于由于T4截止，當接負截止，當接負載后，有電流從載后，有電流從UCC經經R4流向每個負載門，這

13、種電流向每個負載門，這種電流稱為流稱為拉電流拉電流。第21頁/共56頁第二十二頁，共56頁。20.3 TTL門電路k4UCCAR1D1D2R2R3R4BT1T2T3T4D3Y+5Vk6 . 1130k1 輸入輸入(shr)端全為端全為1的情況的情況 當輸入當輸入(shr)(shr)端端A A和和B B全為全為1(1(約為約為3.6V)3.6V)時，時，T1T1的的兩個發射結都反偏，因為兩個發射結都反偏，因為VB1(VB1(2.1V)VE1(2.1V)VE1(3.6V)3.6V)，則則T2T2、T4T4飽和導通。飽和導通。VC2UCE2UBE40.30.71V即即 Y=0 因因T3T3截止，當接

14、負截止，當接負載后載后T4T4的集電極電流全的集電極電流全部部(qunb)(qunb)由外接負載由外接負載門灌入，這種電流稱為門灌入，這種電流稱為灌電流。灌電流。所以所以 VY0.3V 顯然顯然T3的基極電位不足以使的基極電位不足以使T3和和D3導通，所以導通，所以T3截止。截止。第22頁/共56頁第二十三頁，共56頁。20.3 TTL門電路所以所以TTLTTL門電路具有與非邏輯門電路具有與非邏輯(lu j)(lu j)功能，即功能，即BAY 輸出輸出(shch)高電平電壓高電平電壓UOH和輸出和輸出(shch)低電平電壓低電平電壓UOL0.32.73.60.51.31.420UO/ /VUI

15、/ /VA BCDETTL與非門的電壓傳輸與非門的電壓傳輸(chun sh)特性特性 將某一輸入端的電壓由零逐漸增大，而將其它輸入將某一輸入端的電壓由零逐漸增大，而將其它輸入端接電源正極保持恒定高電位。端接電源正極保持恒定高電位。 閾值電壓閾值電壓( (或稱門檻電壓或稱門檻電壓) )UT：輸輸出高電平轉為低電平時所對應的輸入電出高電平轉為低電平時所對應的輸入電壓。本圖壓。本圖UT=1.4V。 輸出高電平電壓輸出高電平電壓UOH：對應于對應于AB段的輸出電壓。段的輸出電壓。 輸出低電平電壓輸出低電平電壓UOL：對應于對應于DE段的輸出電壓。段的輸出電壓。第23頁/共56頁第二十四頁，共56頁。2

16、0.3 TTL門電路 扇出系數扇出系數(xsh)NO 指一個與非門能帶同類門的最大數目，它表示指一個與非門能帶同類門的最大數目，它表示(biosh)(biosh)帶負載能力。帶負載能力。 平均平均(pngjn)傳輸延傳輸延遲時間遲時間tpd 在與非門輸入端加上一個脈在與非門輸入端加上一個脈沖電壓，則輸出電壓將有一定的沖電壓，則輸出電壓將有一定的時間延遲。時間延遲。2pd2pd1pdttttpd1：上升延遲時間上升延遲時間tpd2：下降延遲時間下降延遲時間tpd1tpd250%50%輸入波形輸入波形輸出波形輸出波形第24頁/共56頁第二十五頁，共56頁。20.3 TTL門電路 輸入輸入(shr)

17、高電平電流高電平電流IIH和輸入和輸入(shr)低電平電流低電平電流IIL 輸入高電平電流輸入高電平電流(dinli)IIH(dinli)IIH：當某一輸入端接高電：當某一輸入端接高電平、其余輸入端接低電平時，流入該輸入端的電流平、其余輸入端接低電平時，流入該輸入端的電流(dinli)(dinli)。k4UCCAR1D1D2R2R3R4BT1T2T3T4D3Y+5Vk6 . 1130k1 當輸入為負電壓時，當輸入為負電壓時，為防止發射極電流過大，為防止發射極電流過大，用用D1、D2使輸入端電使輸入端電壓鉗位在壓鉗位在0V附近，起保附近，起保護護(boh)作用。作用。 輸入低電平電流輸入低電平電

18、流IIL：當某一輸入端接低電平、其當某一輸入端接低電平、其余輸入端接高電平時，從該余輸入端接高電平時，從該輸入端流出的電流。輸入端流出的電流。第25頁/共56頁第二十六頁，共56頁。20.3 TTL門電路 三態輸出三態輸出(shch)(shch)與非門電路與非門電路AR1DR2R3R4BT1T2T3T4D3Y+5VE&AEYBEN&AEYBEN 當控制端（或稱使能端）當控制端（或稱使能端）E=1時，三態門的輸出狀態決定時，三態門的輸出狀態決定于輸入端于輸入端 A、B 的狀態，實現與的狀態，實現與非邏輯關系，此時非邏輯關系，此時(c sh)電路電路處于工作狀態。處于工作狀態。 當當 E=0 時，

19、時，T2、T3、T4都截止，輸出都截止，輸出端開路而處于端開路而處于(chy)高阻狀態。高阻狀態。 若在若在E 端串接一非端串接一非門，則狀態與之相反。門，則狀態與之相反。第26頁/共56頁第二十七頁，共56頁。20.3 TTL門電路 三態門最重要的一個用途：實現用一根導線輪流三態門最重要的一個用途：實現用一根導線輪流(lnli)傳送幾個不同的數據或控制信號，這根導線傳送幾個不同的數據或控制信號，這根導線稱為母線（或總線）。稱為母線（或總線）。&A1ENB1E1&A2ENB2E2&A3ENB3E3例：例： 只要讓各門的控制端輪流處于高電平，只要讓各門的控制端輪流處于高電平，即任何即任何(rnh

20、)時間只能有一個三態門處時間只能有一個三態門處于工作狀態，而其余三態門均處于高阻狀態，于工作狀態，而其余三態門均處于高阻狀態，這樣，總線就會輪流接受各三態門的輸出。這樣，總線就會輪流接受各三態門的輸出。 用總線來傳送數據或信號的方法用總線來傳送數據或信號的方法(fngf)在計算機中被廣泛采用。在計算機中被廣泛采用。第27頁/共56頁第二十八頁，共56頁。 MOS門電路：由絕緣柵場效晶體管組成。 優點：它具有制造(zhzo)工藝簡單，集成度高，功耗低，抗干擾能力強。 缺點：工作速度較低。 CMOS門電路：是一種互補對稱場效晶體管集成電路，目前應用最多。第28頁/共56頁第二十九頁，共56頁。20

21、.4 CMOS門電路 CMOS CMOS非門電路（非門電路（CMOSCMOS反相器）反相器）GDSAG S D Y T1T2+UDDP溝道溝道N溝道溝道 當輸入當輸入A為為1(約為約為UDD)時，時，T1的柵的柵-源電壓大于開啟電源電壓大于開啟電壓，導通；壓，導通；T2的柵的柵-源電壓小于開啟電壓的絕對值，截止。這源電壓小于開啟電壓的絕對值，截止。這時，時，T2的電阻的電阻(dinz)比比T1高得多，電源電壓主要降在高得多，電源電壓主要降在T2上，故上，故 Y = 0 (約為約為0V) 。 當輸入當輸入A為為0(約為約為0V)時，時，T1截止，截止，T2導通。這時，電源導通。這時，電源電壓電壓

22、(diny)主要降在主要降在T1上，上，故故 Y = 1(約為約為UDD) 。AY 第29頁/共56頁第三十頁，共56頁。20.4 CMOS門電路 CMOS CMOS與非門電路與非門電路(dinl)(dinl) 當輸入當輸入A、B全為全為1時，時，T1和和T2的都導通，電阻的都導通，電阻(dinz)很低；很低；T3和和T4截止，電阻截止，電阻(dinz)很高。這時，電源電壓很高。這時，電源電壓主要降在負載管上，故主要降在負載管上，故 Y = 0 。ABY 當輸入至少有一個為當輸入至少有一個為0時，時，則則T1和和T2截止，相應的負載截止，相應的負載(fzi)管導通，因此負載管導通，因此負載(f

23、zi)管的總電阻很低，驅管的總電阻很低，驅動管的總電阻很高。這時，動管的總電阻很高。這時，電源電壓主要降在電源電壓主要降在T1、T2上，上，故故 Y = 1 。GDSAG S D Y T1T4+UDDGDST3G S D T2B第30頁/共56頁第三十一頁，共56頁。20.4 CMOS門電路 CMOS CMOS或非門電路或非門電路(dinl)(dinl)當輸入當輸入A、B至少有一個至少有一個(y )為為1時，輸出時，輸出Y = 0 。BAY當輸入當輸入(shr)全為全為0時，輸出時，輸出Y = 1 。GDSAG S D Y T2T4+UDDGDST3G S D T1B 總結：總結：與非門的輸入

24、端愈多，與非門的輸入端愈多，串聯的驅動管也愈多，導通時的串聯的驅動管也愈多，導通時的總電總電阻就愈大，輸出低電平值將會因輸入阻就愈大，輸出低電平值將會因輸入端的增多而提高，所以輸入端不能太端的增多而提高，所以輸入端不能太多。而或非門電路的驅動管是并聯的，多。而或非門電路的驅動管是并聯的，不存在此問題，所以不存在此問題，所以在在MOS電路中，電路中，或非門用得較多或非門用得較多。 第31頁/共56頁第三十二頁，共56頁。 邏輯代數或稱布爾代數，它是分析與設計邏輯電路的數學工具。 它雖然(surn)和普通代數一樣也用字母表示變量，但變量的取值只有1和0兩種，所謂邏輯1和邏輯0，代表兩種相反的邏輯狀

25、態。 邏輯(lu j)代數所表示的是邏輯(lu j)關系，不是數量關系，這是它與普通代數本質上的區別。 邏輯代數(dish)運算法則第32頁/共56頁第三十三頁，共56頁。A AAAA AAAA AAAA A A 1 11 00100交換律交換律ABBA基本基本(jbn)運算法則運算法則BAAB 20.5 邏輯(lu j)代數結合律結合律CBACBACBABCACABABC第33頁/共56頁第三十四頁，共56頁。分配律分配律ACABCBACABABCA證：證：BCACABAACABABCCBAABCCBA1BCA20.5 邏輯(lu j)代數吸收(xshu)律ABBAA證：證：BAAABAAA

26、BABA 1AAABAABAA第34頁/共56頁第三十五頁，共56頁。證：證：BAABAABAAABABAABABAABAAB20.5 邏輯(lu j)代數BABAA證：證：BABABBBAABAABBAA 反演反演(fn yn)律律(摩摩根定律根定律)BABABAAB第35頁/共56頁第三十六頁，共56頁。 邏輯函數的表示(biosh)方法例：有一T形走廊，在相會處有一路燈，在進入走廊的A、B、C三地各有控制開關，都能獨立進行控制。任意閉合一個開關，燈亮；任意閉合兩個開關，燈滅；三個開關同時閉合，燈亮。設A、B、C代表三個開關（輸入變量），開關閉合其狀態(zhungti)為1，斷開為0；燈亮

27、Y（輸出變量）為1，燈滅為0。分別用四種方法表示邏輯函數Y。20.5 邏輯(lu j)代數 邏輯函數常用邏輯狀態表、邏輯式、邏輯圖和卡諾圖四邏輯函數常用邏輯狀態表、邏輯式、邏輯圖和卡諾圖四種方法表示。種方法表示。第36頁/共56頁第三十七頁，共56頁。 邏輯(lu j)狀態表20.5 邏輯(lu j)代數A B C Y0 0 1 10 1 0 11 0 0 10 0 0 00 1 1 01 0 1 01 1 0 01 1 1 1例：有一T形走廊，在相會(xin hu)處有一路燈，在進入走廊的A、B、C三地各有控制開關，都能獨立進行控制。任意閉合一個開關，燈亮；任意閉合兩個開關，燈滅；三個開關同

28、時閉合，燈亮。設A、B、C代表三個開關（輸入變量），開關閉合其狀態為1，斷開為0；燈亮Y（輸出變量）為1，燈滅為0。分別用四種方法表示邏輯函數Y。 用輸入、輸出變量的邏輯狀態（1或0）以表格形式來表示邏輯函數。若有n個輸入變量，則有2n種組合。第37頁/共56頁第三十八頁，共56頁。 邏輯(lu j)式取 Y = 1(或 Y = 0 )列邏輯(lu j)式用與、或、非等運算來表達邏輯(lu j)函數的表達式。由邏輯狀態表寫出邏輯式20.5 邏輯代數A B C Y0 0 1 10 1 0 11 0 0 10 0 0 00 1 1 01 0 1 01 1 0 01 1 1 1對一種組合而言，輸入變

29、量之間對一種組合而言，輸入變量之間是與邏輯關系。是與邏輯關系。 對應于 Y = 1 ，若輸入變量為1，則取其原變量(如 A )；若輸入變量為 0，則取其反變量(如 )。而后取乘積項。A如：如：BCA第38頁/共56頁第三十九頁，共56頁。ABCCBACBACBAY反之，也可以(ky)由邏輯式列出邏輯狀態表。20.5 邏輯(lu j)代數A B C Y0 0 1 10 1 0 11 0 0 10 0 0 00 1 1 01 0 1 01 1 0 01 1 1 1各種組合各種組合(zh)之間是或邏輯關系，取乘積項之和。之間是或邏輯關系，取乘積項之和。如：如：CBACBACBAABC例：例：CABC

30、ABYA B C Y0 0 1 00 1 0 01 0 0 00 0 0 00 1 1 11 0 1 11 1 0 11 1 1 1第39頁/共56頁第四十頁，共56頁。最小項最小項 設設A，B，C是三個輸入變量，有八種組合，相應是三個輸入變量，有八種組合，相應(xingyng)的乘積項（即最小項）也有八個：的乘積項（即最小項）也有八個：ABCCABCBACBABCACBACBACBA,n個輸入變量有個輸入變量有2n個最小項個最小項每項都含有三個輸入每項都含有三個輸入(shr)變量，每個變量是它的一個因變量，每個變量是它的一個因子；子；20.5 邏輯(lu j)代數每項中每個因子或以原變量（每

31、項中每個因子或以原變量（A，B，C）的形式或）的形式或以反變量（以反變量（ ， ， ）的形式出現一次。）的形式出現一次。A B C第40頁/共56頁第四十一頁，共56頁。例：寫出例：寫出Y=AB+BC+CA的最小項邏輯的最小項邏輯(lu j)式。式。解：解：CABCABY 同一個邏輯函數可以用不同的邏輯式來表達同一個邏輯函數可以用不同的邏輯式來表達(biod)，但由最小項組成的與或邏輯式則是唯一的，但由最小項組成的與或邏輯式則是唯一的，而邏輯狀態表是用最小項表示的，因而也是唯一的。而邏輯狀態表是用最小項表示的，因而也是唯一的。 BBCAAABCCCABCBAABCBCAABCCABABCCBA

32、BCACABABC 20.5 邏輯(lu j)代數第41頁/共56頁第四十二頁，共56頁。 邏輯圖 一般一般(ybn)由邏由邏輯式畫出邏輯圖。輯式畫出邏輯圖。 因為因為(yn wi)邏邏輯式不是唯一的，所輯式不是唯一的，所以邏輯圖也不是唯一以邏輯圖也不是唯一的。的。20.5 邏輯(lu j)代數ABCCBACBACBAY1111AYBCABCABC第42頁/共56頁第四十三頁，共56頁。 由邏輯狀態表寫出的邏輯式，以及由此畫出的邏輯圖，往往比較復雜。如果(rgu)經過簡化，就可以少用元件，可靠性也因而提高。 邏輯(lu j)函數的化簡20.5 邏輯(lu j)代數例： 應用邏輯代數運算法則化簡

33、并項法CCBACCABBAABCBACABCBAABCY1 AA應用 消去變量。BBAA第43頁/共56頁第四十四頁，共56頁。例：CBCAABY配項法AACBCAABCBACABCAABCAABBCACAB11AABB應用 展開、合并化簡。20.5 邏輯(lu j)代數加項法AAA應用 合并化簡。例：CBACBAABCYABCCBABCAABCACBC BBACAABC第44頁/共56頁第四十五頁，共56頁。CB吸收(xshu)法EDCBACBY例：AABA應用 消去多余因子。20.5 邏輯(lu j)代數例：DBCDCBAABDABCYABDBCDCBAABCDBCDCBAABDBCDCB

34、ABCDDCBABCDCDBABDADBCDCBAABCBCDABCDBDBCDCAAB第45頁/共56頁第四十六頁，共56頁。例：例：CBBDABCDBCABDDABCCBDBCABDDABC11CBDBCBDABCCDCDACBCCDACB1DACBB20.5 邏輯(lu j)代數第46頁/共56頁第四十七頁，共56頁。 已知邏輯圖列邏輯(lu j)狀態表分析(fnx)邏輯功能分析(fnx)步驟組合邏輯電路：任何時刻電路的輸出狀態只取決于該時刻的輸入狀態，而與該時刻以前的電路狀態無關。運用邏輯代數運用邏輯代數化簡或變換化簡或變換寫邏輯式寫邏輯式 組合邏輯電路的分析第47頁/共56頁第四十八

35、頁，共56頁。例例1：分析下圖的邏輯：分析下圖的邏輯(lu j)功功能。能。由邏輯(lu j)圖寫出邏輯(lu j)式20.6 組合邏輯電路的分析(fnx)和綜合ABABAABYABBABBABAY運用邏輯代數化簡運用邏輯代數化簡ABBABAYABBABAABBABABABBAABABA解：解：第48頁/共56頁第四十九頁，共56頁。由化簡后的邏輯(lu j)式列邏輯(lu j)狀態表分析邏輯(lu j)功能 20.6 組合(zh)邏輯電路的分析和綜合0 0 0 1 1 0 1 1 0110ABYBABAYBA當輸入端A、B相異時，輸出為1；輸入端A、B相同時，輸出為0。這種電路稱為異或門電路。=1ABY邏輯符號邏輯符號第49頁/共