1、第一章第一章 概概 論論 第二章第二章 數字集成電路設計流程和設計方法數字集成電路設計流程和設計方法 2.1 設計流程設計流程2.2 設計描述設計描述 2.3 綜合方法綜合方法 2.4 設計驗證設計驗證 2.5 EDA工具工具第一章第一章 概概 論論 數字集成電路設計總體上可分為數字集成電路設計總體上可分為1.1.電路設計（前端設計）電路設計（前端設計）電路設計是指根據對ASIC的要求或規范，從電路系統的行為描述開始，直到設計出相應的電路圖，對于數字系統來說就是設計出它的邏輯圖或邏輯網表2.2.版圖設計（后端設計）版圖設計（后端設計）版圖設計就是根據邏輯網表進一步設計集成電路的物理版圖，也就是

2、制造工藝所需的掩膜版的版圖。第一章第一章 概概 論論 一、一、 bottom-Up 自底向上(Bottom-Up)設計是集成電路和PCB板的傳統設計方法,該方法盛行于七、八十年 設計從邏輯級開始，采用邏輯單元和少數行為級模塊構成層次式模型進行層次設計，從門級開始逐級向上組成RTL級模塊，再由若于RTL模塊構成電路系統 對于集成度在一萬門以內的IC設計是行之有效的,無法完成十萬門以上的設計 設計效率低、周期長，一次設計成功率低2.1 2.1 設計流程設計流程第一章第一章 概概 論論 System SpecificationArchitectural &BehavioralAnalysis ,De

3、sign,VerificationRTL Model &VerificationLogic/Test SynthesisGate Level VerificationTiming AnalysisAutomatic Test VectorGen.&Fault Sim.ASIC/FPGA Process&Layout DesignPost LayoutVerification(Timing)Chip LayoutDatabaseTop-Down Design FlowSpecificationStructuralDesign&PartitionGate Level Design &Verific

4、ationTiming AnalysisFault SimulationLayout Design &Verification(DRC,ERC,LVS)GDSII LayoutDataBottom-Up Design FlowOkYesModificationNoOkYesNoOkYesNoOkYesNo第一章第一章 概概 論論 二、二、Top-Down設計設計 Top-Down流程在EDA工具支持下逐步成為IC主要的設計方法 從確定電路系統的性能指標開始，自系統級、寄存器傳輸級、邏輯級直到物理級逐級細化并逐級驗證其功能和性能2.1 設計流程設計流程第一章第一章 概概 論論 二、二、Top-D

5、own設計設計 從電路行為到邏輯結構的轉換是由邏輯綜合這一步驟自動進行的。邏輯綜合是采用編譯的方法，自動生成與行為級描述等效的門級邏輯的過程，并且在綜合的過程中可以根據具體情況對電路的速度、面積、功耗等指標進行優化。測試綜合是為了電路的可測性而設置步驟，它同樣是通過編譯方法在邏輯綜合產生的門級邏輯電路基礎上，自動插入掃描鏈，確保了電路的可測性。在此階段同樣可進行門級模擬和測試生成等步驟。最后是版圖綜合，進行自動布局布線，并經過驗證最終產生版圖數據文件。2.1 設計流程設計流程第一章第一章 概概 論論 Top-Down設計的關鍵技術設計的關鍵技術 首先是需要開發系統級模型及建立模型庫，這些行為模

6、型與實 現工藝無關，僅用于系統級和RTL級模擬。 系統級功能驗證技術。驗證系統功能時不必考慮電路的實現結 構和實現方法，這是對付設計復雜性日益增加的重要技術。 邏輯綜合-是行為設計自動轉換到邏輯結構設計的重要步驟2.1 設計流程設計流程第一章第一章 概概 論論 Top-Down設計與設計與Bottom-Up設計相比，具有以下設計相比，具有以下優點優點: 設計從行為到結構再到物理級，每一步部進都進行驗證,提高了一次設計的成功率。 提高了設計效率，縮短了開發周期，降低了產品的開發成本 設計成功的電路或其中的模塊可以放入以后的設計中提高了設計的再使用率(Reuse)。2.1 設計流程設計流程第一章第

7、一章 概概 論論 描述方面描述方面 行為描述（是指數字系統的行為，表示了系統輸出與輸入之間的行為描述（是指數字系統的行為，表示了系統輸出與輸入之間的數學和物理關系）數學和物理關系） 結構描述（規定了集成電路系統的組成和電路結構）結構描述（規定了集成電路系統的組成和電路結構） 物理描述（是系統的實現結構，也就是集成電路在硅片上形成的物理描述（是系統的實現結構，也就是集成電路在硅片上形成的物理結構。）物理結構。）設計抽象的層次設計抽象的層次（從電路高層的系統逐步細化，直到（從電路高層的系統逐步細化，直到 最底層的晶體管級電路）最底層的晶體管級電路） 系統算法級系統算法級 寄存器傳輸級寄存器傳輸級(

8、RTL級級) 邏輯級和電路級邏輯級和電路級 最低層的晶體管級電路最低層的晶體管級電路對于每一個層次都可以從以上三個方面進行描述對于每一個層次都可以從以上三個方面進行描述2.2 2.2 設計描述設計描述第一章第一章 概概 論論 一、硬件描述語言一、硬件描述語言HDL (Hardware Description Language) 硬件描述語言可以用來描述電路系統的行為和結構，它是集成電路設計人員和EDA工具的界面。設計者是用HDL來描述自己的設計方案，包括集成電路的行為，結構和幾何特性，并把描述以文件形式告訴EDA工具，并在EDA工具的幫助下進行修改和驗證，直到設計成功。國際上通用的、標準的硬件

9、描述語言主要有兩種，國際上通用的、標準的硬件描述語言主要有兩種，即即VHDL和和Verilog HDL。2.2 2.2 設計描述設計描述第一章第一章 概概 論論 二、二、 行為描述行為描述 一個特定的設計行為描述表達了由它規定的電路輸出與輸一個特定的設計行為描述表達了由它規定的電路輸出與輸入之間的關系，對于數字系統或電路而言，行為描述的形式可入之間的關系，對于數字系統或電路而言，行為描述的形式可以是布爾表達式、輸入輸出式的列表，也可以是以是布爾表達式、輸入輸出式的列表，也可以是C、C+等高等高級語言或硬件描述語言編寫的程序。以全加器為例來說明級語言或硬件描述語言編寫的程序。以全加器為例來說明2

10、.2 2.2 設計描述設計描述第一章第一章 概概 論論 module carry (co,a,b,c); output co;input a,b,c;wire #10 co=(a&b)|(a&c)|(b&c)end moduleVerilog-HDL 描述進位算法描述描述進位算法描述2.2 2.2 設計描述設計描述第一章第一章 概概 論論 三、結構描述三、結構描述 結構描述規定了電路系統的結構，規定了元件之間的連接關系，并由結構描述規定了電路系統的結構，規定了元件之間的連接關系，并由此確定了系統的功能。結構描述的層次可以分成此確定了系統的功能。結構描述的層次可以分成RTL級（功能塊級）、級（功

11、能塊級）、門級、開關級、和電路級。門級、開關級、和電路級。2.2 2.2 設計描述設計描述第一章第一章 概概 論論 4位加法器的結構描述（位加法器的結構描述（RTL級）級）module add4(s,c4,ci,a,b); input3:0 a,b; input ci; output3:0 s; output c4; wire2:0 co; add a0 (co0,s0,a0,b0,ci); add a1 (co1,s1,a1,b1,co0); add a2 (co2,s2,a2,b2,co1); add a3 (c4,s3,a3,b3,co2);end module2.2 2.2 設計描述設

12、計描述第一章第一章 概概 論論 module add(co,s,a,b,c); input a,b,c;output s,co;sum s1(s,a,b,c);carry c1(co,a,b,c);end modulemodule carry(co,a,b,c); （門級）（門級）input a,b,c;output co;wire x,y,z;and g1(x,a,b);and g2(y,a,c);and g3(z,b,c)or3 g4(co,x,y,z)end moduleabacbcco2.2 2.2 設計描述設計描述門級結構描述采用通用門電路，與工藝無關。第一章第一章 概概 論論 （晶

13、體管級）（晶體管級）第一章第一章 概概 論論 加法器的開關級描述(1)module carry (co, a, b, c); input a, b, c; output co; wire il, i2, i3, i4, i5, i6; nmos nl (i3, i4, a); nmos n2 (i4, vss, b); nmos n3 (i3, i5, b); nmos n4 (i5, vss, c); nmos n5 (i3, i6, a); nmos n6 (i6, vss, c); nmos n7 (co, vss, i3); pmos p1 (il, vdd, a); pmos p2

14、(i2, il, b); pmos p3 (i3, i2, c); pmosp4 (il, vdd, b); pmos p5 (i2, il, c); pmos p6 (i3, i2, a); pmos p7 (co, vdd, i3); end module2.2 2.2 設計描述設計描述晶體管級實現涉及到流片工藝，若用CMOS工藝，則描述如下：第一章第一章 概概 論論 第一章第一章 概概 論論 開關級描述(2)module carry (co, a, b, c);input a, b, c;output co;wire il, i2, i3, i4, en;nmos nl (il, vss

15、, a);nmosn2 (il, vss, b);nmos n3 (en, il, c);nmos n4 (i2, vss, b);nmos ns (en, i2, a);pmospl(i3,vdd,b); .pmos p2 (en, i3, a); pmos p3(cn, i4, c);pmos p4 (i4, vdd, b);pmos p5 (i4, vdd, a);pmos p6 (co, vdd, en);pmos n6 (co, vss, en);end module2.2 2.2 設計描述設計描述第一章第一章 概概 論論 四、物理描述四、物理描述 電路的物理描述是用來定義在硅表面的

16、物理實電路的物理描述是用來定義在硅表面的物理實現，并由物理實現來產生指定的結構和行為。在現，并由物理實現來產生指定的結構和行為。在集成電路的工藝中，物理描述的最低層次是由各集成電路的工藝中，物理描述的最低層次是由各種工藝處理所要求的掩膜信息，即版圖信息。種工藝處理所要求的掩膜信息，即版圖信息。2.2 2.2 設計描述設計描述第一章第一章 概概 論論 4位加法器單元的物理形式 1位加法器的物理形式2.2 2.2 設計描述設計描述第一章第一章 概概 論論 4位加法器的物理描述位加法器的物理描述module add4; input a 3:0, b3:0;input ci;output s 3:0,

17、outpu c4;boundary 0, 0, 100, 400;portport a 0 aluminum width=l origin =0, 25;port b 0 aluminum width=l origin =0, 75;port co polysilicon width=lorigin =50, 0;port s 0 aluminum width=lorgin=100,50;add ao origin=0,0;add a1 origin=0,100;add a2 origin=0,200;add a3 origin=0,300;end module2.2 2.2 設計描述設計描述

18、第一章第一章 概概 論論 一、概述一、概述 綜合方法是指電路從較高級別的描述自動地轉換綜合方法是指電路從較高級別的描述自動地轉換到較低級別的描述的自動設計方法。到較低級別的描述的自動設計方法。 綜合可分為三個層次綜合可分為三個層次 行為綜合：是指從系統算法級的行為描述到寄存器傳輸行為綜合：是指從系統算法級的行為描述到寄存器傳輸級（級（RTL）結構描述的轉換）結構描述的轉換 邏輯綜合：是從邏輯綜合：是從RTL級描述到門級邏輯級的轉換級描述到門級邏輯級的轉換 版圖綜合：是從門級描述到產生相應版圖的綜合版圖綜合：是從門級描述到產生相應版圖的綜合2.3 2.3 綜合方法綜合方法第一章第一章 概概 論論

19、 第一章第一章 概概 論論 二、行為綜合二、行為綜合 行為綜合是一種高層次的綜合，它的任務是實現從系統算法行為綜合是一種高層次的綜合，它的任務是實現從系統算法級的行為描述到寄存傳輸級結構描述的轉換。這里所說的行級的行為描述到寄存傳輸級結構描述的轉換。這里所說的行為是數字系統或其部件與外界環境的相互關系與作用；而結為是數字系統或其部件與外界環境的相互關系與作用；而結構是指組成系統構是指組成系統RTL級的各個部件及其相互之間的連接關系。級的各個部件及其相互之間的連接關系。 2.3 2.3 綜合方法綜合方法第一章第一章 概概 論論 三、邏輯綜合和邏輯優化三、邏輯綜合和邏輯優化 邏輯綜合通常是使邏輯綜

20、合通常是使RTL級級HDL描述自動轉換成一組寄存器和描述自動轉換成一組寄存器和組合邏輯，也就是說經過邏輯綜合可以得到集成電路的門級組合邏輯，也就是說經過邏輯綜合可以得到集成電路的門級邏輯結構。一般邏輯綜合以后緊接著是邏輯優化，主要是考邏輯結構。一般邏輯綜合以后緊接著是邏輯優化，主要是考慮面積和時序優化，最后得到一個滿足時序，面積和功耗約慮面積和時序優化，最后得到一個滿足時序，面積和功耗約束條件的優化的邏輯電路。束條件的優化的邏輯電路。 綜合過程是將綜合過程是將HDL描述轉換成非優化的布爾等式的描述，也描述轉換成非優化的布爾等式的描述，也就是門級描述，該轉換過程是綜合軟件自動完成的，其過程就是門

21、級描述，該轉換過程是綜合軟件自動完成的，其過程不受用戶控制。采用一定的算法和規則，在約束條件控制下不受用戶控制。采用一定的算法和規則，在約束條件控制下使非優化的布爾等式進一步轉換成優化的布爾描述，這就是使非優化的布爾等式進一步轉換成優化的布爾描述，這就是邏輯優化的過程。邏輯優化的過程。 邏輯綜合和優化時必須選擇合適的綜合庫。綜合庫的選擇體邏輯綜合和優化時必須選擇合適的綜合庫。綜合庫的選擇體現設計人員對綜合優化過程的控制，反映了對綜合的要求。現設計人員對綜合優化過程的控制，反映了對綜合的要求。2.3 2.3 綜合方法綜合方法第一章第一章 概概 論論 三、邏輯綜合和邏輯優化三、邏輯綜合和邏輯優化邏

22、輯優化是在給定綜合庫的情況下，對于邏輯描述所形成的門邏輯優化是在給定綜合庫的情況下，對于邏輯描述所形成的門電路網絡進行優化，優化的目標是根據電路速度和面積等約電路網絡進行優化，優化的目標是根據電路速度和面積等約束條件進行協調，簡化和改善電路的邏輯設計。束條件進行協調，簡化和改善電路的邏輯設計。 優化過程分兩個階段進行，它們是優化過程分兩個階段進行，它們是:（1）與工藝無關的邏輯優化階段）與工藝無關的邏輯優化階段:運用代數和布爾代數技術對電路進行優化運用代數和布爾代數技術對電路進行優化(運用兩極極小化過程運用兩極極小化過程)；（2）結合綜合庫，與目標工藝對照階段）結合綜合庫，與目標工藝對照階段:

23、根據制造工藝的要求，將已筒化的根據制造工藝的要求，將已筒化的邏輯描述轉換成綜合庫耍求的表達形式，也就是用相應的單元符號，包括邏輯描述轉換成綜合庫耍求的表達形式，也就是用相應的單元符號，包括標準單元或標準單元或FPGA元件符號以及其它物理實現的邏輯符號替代已簡化的描元件符號以及其它物理實現的邏輯符號替代已簡化的描述。述。2.3 2.3 綜合方法綜合方法第一章第一章 概概 論論 四、版圖綜合四、版圖綜合 從電路的邏輯結構到集成電路版圖的轉換是物理綜合的過程，也稱為版圖從電路的邏輯結構到集成電路版圖的轉換是物理綜合的過程，也稱為版圖綜合，實際上就是自動布局布線的過程。按照設計流程，邏輯設計驗證完綜合

24、，實際上就是自動布局布線的過程。按照設計流程，邏輯設計驗證完畢接著就可以進行自動的版圖設計。畢接著就可以進行自動的版圖設計。1.布局算法布局算法 布局是放置版圖模塊的工作，考慮到以后的布線布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整通常是把連接緊密的模塊依次放置，目的是使整個版圖的面積和電路的工作周期最小，這就是所個版圖的面積和電路的工作周期最小，這就是所謂基于謂基于Timing的布局。的布局。2.3 2.3 綜合方法綜合方法第一章第一章 概概 論論 1.布局算法布局算法兩種自動布局算法，兩種自動布局算法，MinCut算法和算法和“熱退火熱退火”算法。算

25、法。1）Min Cut 算法是用于放置芯片頂級算法是用于放置芯片頂級block或模塊的布局算法，先將芯片的全部版或模塊的布局算法，先將芯片的全部版圖模塊分成面積大致相等的兩個子塊組，這兩個子塊組之間的互連線要求達到圖模塊分成面積大致相等的兩個子塊組，這兩個子塊組之間的互連線要求達到最小，然后將兩組子塊放置在版圖的上部和下部，幾乎是半對半。接著分別對最小，然后將兩組子塊放置在版圖的上部和下部，幾乎是半對半。接著分別對上部和下部的區域重復地進行上述操作，將概念上的版圖分成上部和下部的區域重復地進行上述操作，將概念上的版圖分成1/4，1/8直至到單直至到單元為止。元為止。2）采用移動模塊的）采用移動

26、模塊的“熱退火熱退火”算法，開始時版圖模塊可以隨機的放置，版圖布局算法，開始時版圖模塊可以隨機的放置，版圖布局的好壞用所謂的的好壞用所謂的“溫度溫度”來衡量，來衡量，“溫度溫度”是由布線面積和是由布線面積和timing指標來評定。指標來評定。每當移動版圖模塊，如果布線和時序有所改善，就認為版圖的每當移動版圖模塊，如果布線和時序有所改善，就認為版圖的“溫度溫度”下降了，下降了，變變“冷冷”了。開始布局時需測定一次溫度，以后每移動一次版圖模塊，需要把了。開始布局時需測定一次溫度，以后每移動一次版圖模塊，需要把移動相關部分重新測量一次，如果移動的結果是使溫度升高，那么移動是不成移動相關部分重新測量一

27、次，如果移動的結果是使溫度升高，那么移動是不成功的，可退回到原來的位置上去。功的，可退回到原來的位置上去。2.3 2.3 綜合方法綜合方法第一章第一章 概概 論論 2.布線算法布線算法布線是根據連接網表對布局后的模塊進行連線，布線器的類型分成：布線是根據連接網表對布局后的模塊進行連線，布線器的類型分成：1) 通道布線：適用于通道寬度相同的標準通道通道布線：適用于通道寬度相同的標準通道2) 開關箱布線器：能對復雜的崎嶇通道布線，也就是能適用于寬度不等的開關箱布線器：能對復雜的崎嶇通道布線，也就是能適用于寬度不等的情況。情況。3) 迷宮迷宮(Mage)布線器：能對任何復雜結構的通道布線，由于通道情

28、況比較布線器：能對任何復雜結構的通道布線，由于通道情況比較復雜，算法需要較長運算時間，布線速度較慢。復雜，算法需要較長運算時間，布線速度較慢。2.3 2.3 綜合方法綜合方法第一章第一章 概概 論論 一、概述一、概述設計驗證主要包括：設計驗證主要包括： 功能驗證功能驗證(Function) 時序驗證時序驗證(Timing) 參數驗證參數驗證(Parameter)2.4 2.4 設計驗證設計驗證第一章第一章 概概 論論 二、模擬二、模擬(仿真仿真) Simulation模擬軟件是用來驗證和預測電路的特性。模擬軟件有許多種，模擬軟件是用來驗證和預測電路的特性。模擬軟件有許多種，主要的特性是適用范圍

29、、模擬的精度和速度。主要的特性是適用范圍、模擬的精度和速度。1.電路級模擬電路級模擬(Circuit Simulation)電路級分析也就是晶體管級分析，可以看作是最詳盡電路級分析也就是晶體管級分析，可以看作是最詳盡和最精確的模仿真技術。和最精確的模仿真技術。2.4 2.4 設計驗證設計驗證第一章第一章 概概 論論 2.2.邏輯模擬邏輯模擬邏輯模擬通常是指門級邏輯模擬通常是指門級(Gate Level)(Gate Level)模擬，目的是要驗證模擬，目的是要驗證 門級邏輯設計的正確性門級邏輯設計的正確性. .模擬是運用設計的理論模型，將一些應用輸入序列變成時間函模擬是運用設計的理論模型，將一些

30、應用輸入序列變成時間函數的過程。對于邏輯模擬而言，采用的是邏輯元件的功能模型數的過程。對于邏輯模擬而言，采用的是邏輯元件的功能模型和電路的互連關系，輸入序列是以文件形式描述的激勵信號。和電路的互連關系，輸入序列是以文件形式描述的激勵信號。邏輯模型通常是以模擬單元庫的形式出現。邏輯模型通常是以模擬單元庫的形式出現。邏輯級模擬包括了三方面內容：邏輯級模擬包括了三方面內容： 功能模擬功能模擬-驗證驗證ICIC邏輯功能的正確性，通常采用單位延時或邏輯功能的正確性，通常采用單位延時或0 0延時的延時的方式。方式。 時序模擬時序模擬-同時考慮器件延遲和連線延遲的功能模擬同時考慮器件延遲和連線延遲的功能模擬

31、 故障模擬故障模擬-故障模擬是為了檢驗測試向量的有效性，為以后的芯片故障模擬是為了檢驗測試向量的有效性，為以后的芯片測試作準備測試作準備2.4 2.4 設計驗證設計驗證第一章第一章 概概 論論 1）邏輯模擬系統）邏輯模擬系統邏輯模擬系統由模擬條件、模擬計算、邏輯輸入、元件庫、邏輯模擬系統由模擬條件、模擬計算、邏輯輸入、元件庫、邏輯網絡模型和算法六部分組成。邏輯網絡模型和算法六部分組成。邏輯模擬系統：邏輯模擬系統：輸入激勵邏輯初值特殊條件輸出控制模擬條件模擬計算結果輸出模擬算法形成邏輯網絡模型邏輯圖或網表模擬庫2.4 2.4 設計驗證設計驗證第一章第一章 概概 論論 2）邏輯模擬算法）邏輯模擬算

32、法邏輯模擬算法是根據輸入激勵向量和邏輯模型求解電路響應邏輯模擬算法是根據輸入激勵向量和邏輯模型求解電路響應的方法的方法,算法還應包括在計算前對電路各元件進行排序以及對算法還應包括在計算前對電路各元件進行排序以及對各元件輸出值計算的方法。模擬算法應遵循的原則各元件輸出值計算的方法。模擬算法應遵循的原則-盡量盡量減少計算的次數，同時又保證一定的計算精度。減少計算的次數，同時又保證一定的計算精度。 時間驅動算法時間驅動算法-首先設定了時間步長，每隔一個時間步長就對電路中首先設定了時間步長，每隔一個時間步長就對電路中的每個元件的輸出值計算一遍。的每個元件的輸出值計算一遍。 事件驅動算法事件驅動算法 -

33、算法能夠算法能夠 跟蹤電路的信號活動，僅對輸入信號有變跟蹤電路的信號活動，僅對輸入信號有變化的元件求值，也就是將模擬化的元件求值，也就是將模擬 時間分割成離散的時間間隔，在給定時間分割成離散的時間間隔，在給定的時間里僅對可能引起電路狀態變的時間里僅對可能引起電路狀態變 化的那些元件進行模擬，因此它化的那些元件進行模擬，因此它以做到精確定時，且具有較高的性能和效率。以做到精確定時，且具有較高的性能和效率。2.4 2.4 設計驗證設計驗證第一章第一章 概概 論論 3.RTL級模擬級模擬RTL級功能模擬是對于級功能模擬是對于RTL級描述進行的，電路采級描述進行的，電路采用行為描述，激勵文件也比較簡潔

34、，而且這些與實用行為描述，激勵文件也比較簡潔，而且這些與實現的邏輯結構無關，因此模擬速度快，效率高。現的邏輯結構無關，因此模擬速度快，效率高。2.4 2.4 設計驗證設計驗證第一章第一章 概概 論論 4.硬件模擬硬件模擬(Quickturn, Aptix)采用軟件模擬的優點是靈活，方便，且費用少，但不足之處采用軟件模擬的優點是靈活，方便，且費用少，但不足之處是速度慢、驗證不充分是速度慢、驗證不充分(受激勵文件限制受激勵文件限制)，書寫激勵文件頗費，書寫激勵文件頗費功夫。功夫。采用硬件模擬的特點如下采用硬件模擬的特點如下:1)處理速度比軟件方式耍快得多處理速度比軟件方式耍快得多2)可將實現的可將

35、實現的 “硬件模型硬件模型”放入實際電路系統中去進行實時驗放入實際電路系統中去進行實時驗證，驗證應充分得多證，驗證應充分得多3)在在“硬件模型硬件模型”實現和模擬控制方面采用軟、硬件結合的方實現和模擬控制方面采用軟、硬件結合的方式式;4)可以省卻編寫激勵文件的工作。可以省卻編寫激勵文件的工作。2.4 2.4 設計驗證設計驗證第一章第一章 概概 論論 三、時序驗證三、時序驗證(Timing Verification)時序驗證過程是為了檢驗電路的時序狀況，確定和分析影響時序驗證過程是為了檢驗電路的時序狀況，確定和分析影響數字系統時序的關鍵路徑數字系統時序的關鍵路徑(Critical Path),

36、找到影響電路速度找到影響電路速度的因素，進一步改進。的因素，進一步改進。1.動態時序模擬：動態時序模擬是在邏輯模擬同樣的環境下進動態時序模擬：動態時序模擬是在邏輯模擬同樣的環境下進行的，它與功能模擬的不同之處在于器件模型、模擬算法行的，它與功能模擬的不同之處在于器件模型、模擬算法等方面，動態時序模擬采用精確時延的單元模型等方面，動態時序模擬采用精確時延的單元模型2.靜態時序分析：靜態時序分析簡稱為時序分析，它是一種比靜態時序分析：靜態時序分析簡稱為時序分析，它是一種比較新的時序驗證技術。時序分析的基本思想是首先分析、較新的時序驗證技術。時序分析的基本思想是首先分析、找出影響電路時序的最壞情況找

37、出影響電路時序的最壞情況(Worst Case)，然后驗證此時，然后驗證此時電路的性能依然能符合定時要求，這樣可以確保在其它任電路的性能依然能符合定時要求，這樣可以確保在其它任何情況下電路都能正常、可靠地工作。何情況下電路都能正常、可靠地工作。2.4 2.4 設計驗證設計驗證第一章第一章 概概 論論 四、四、 LVS驗證驗證( Layout versus Schematic) 版圖和電路圖對照檢查，稱為版圖和電路圖對照檢查，稱為LVS。要進行。要進行LVS檢檢查，電路圖和版圖對應的節點必須采用相同的信號查，電路圖和版圖對應的節點必須采用相同的信號名，對應的元件也必須名字、類型相同。名，對應的元

38、件也必須名字、類型相同。2.4 2.4 設計驗證設計驗證第一章第一章 概概 論論 五、版圖參數提取五、版圖參數提取,反標注和后仿真反標注和后仿真1.版圖參數提取用于檢查各層版圖之間的相互關系，版圖參數提取用于檢查各層版圖之間的相互關系，提取晶體管之間連線產生的分布電容和分布電阻。提取晶體管之間連線產生的分布電容和分布電阻。2.反標注是指將版圖參數提取得到的分布電阻和分布反標注是指將版圖參數提取得到的分布電阻和分布電容迭加到相對應節點的參數上去，實際上是修改了電容迭加到相對應節點的參數上去，實際上是修改了對應節點的參數值。對應節點的參數值。3.版圖布局布線以后，在進行版圖分布參數的提取和反標版圖

39、布局布線以后，在進行版圖分布參數的提取和反標注，也就是考慮到了實際物理實現的具體參數，然后在注，也就是考慮到了實際物理實現的具體參數，然后在進行仿真或模擬，這一過程稱為版圖后仿真。進行仿真或模擬，這一過程稱為版圖后仿真。2.4 2.4 設計驗證設計驗證第一章第一章 概概 論論 六、設計規則檢查六、設計規則檢查DRC(Design Rule Check)和電學規和電學規則檢查則檢查ERC(Electrical Rule Check)1.設計規則實際上是版圖的幾何規則，芯片上元器件的設計規則實際上是版圖的幾何規則，芯片上元器件的參數特性是在版圖形狀、尺寸和相互位置來體現的，參數特性是在版圖形狀、尺

40、寸和相互位置來體現的，因而在版圖布局布線之后需要進行檢查。因而在版圖布局布線之后需要進行檢查。2.電學規則檢查同樣是對版圖圖形檢查，檢查是否有違電學規則檢查同樣是對版圖圖形檢查，檢查是否有違反電學規則的情況。如有無短路、開路的情況。反電學規則的情況。如有無短路、開路的情況。2.4 2.4 設計驗證設計驗證第一章第一章 概概 論論 EDA即電子設計自動化，即電子設計自動化，EDA技術的發展是以計算機科學、微電技術的發展是以計算機科學、微電子技術的發展為基礎，并匯集了計算機圖形學、拓撲學和計算數子技術的發展為基礎，并匯集了計算機圖形學、拓撲學和計算數學等眾多學科的最新成果發展起來的。學等眾多學科的

41、最新成果發展起來的。 EDA主要標志是系統級設計工具的推出（主要標志是系統級設計工具的推出（VHDL Verilog及其仿真及其仿真器）和邏輯設計工具的廣泛應用。器）和邏輯設計工具的廣泛應用。2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 EDA系統功能覆蓋了電子產品的設計全過程，從系統描述輸入、系統功能覆蓋了電子產品的設計全過程，從系統描述輸入、綜合、仿真、布圖、驗證到測試都有各種各樣的綜合、仿真、布圖、驗證到測試都有各種各樣的CAD工具，且有工具，且有方便、美觀的用戶界面，有開放的環境和標準化的數據接口，如方便、美觀的用戶界面，有開放的環境和標準化的數據接口，如靜態數據交換標

42、準靜態數據交換標準EDIF、動態數據交換標準、動態數據交換標準CIF和版圖級的標準和版圖級的標準GDS等。等。2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 目前應用廣泛的目前應用廣泛的EDAEDA工具工具1、Cadence EDA軟件軟件2、Synopsys EDA軟件軟件3、Mentor EDA軟件軟件 4、Zeni EDA軟件軟件5、Silvaco EDA軟件軟件6 6、Tanner EDATanner EDA軟件軟件2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 1、Cadence EDA軟件軟件Cadence公司成立于公司成立于1987年，是世界年，是世界

43、EDA業界的著名公司之一。業界的著名公司之一。Cadence是一個大型的是一個大型的EDA軟件，包括了軟件，包括了ASIC設計整個流程所需的設計整個流程所需的工具。工具。數字仿真工具數字仿真工具Verilog-xl電路圖設計工具電路圖設計工具Composer電路模擬工具電路模擬工具Analog Artist射頻仿真工具射頻仿真工具Spectre RF版圖設計工具版圖設計工具Virtuoso Layout Editor布局布線工具布局布線工具Preview版圖驗證工具版圖驗證工具Dracula2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 2、 Synopsys EDA軟件軟件 S

44、ynopsys公司在業界以其綜合工具而著稱。提倡高層設計，公司在業界以其綜合工具而著稱。提倡高層設計，現今已有八成的現今已有八成的ASIC是由高層設計的。該公司的綜合工具是由高層設計的。該公司的綜合工具支持支持VHDL全集，允許概念級驗證，可以自動生成特定工藝全集，允許概念級驗證，可以自動生成特定工藝的門級網表。的門級網表。 Synopsys公司公司2002年合并了年合并了Avant公司之后，公司之后，擁有了一系列深亞微米擁有了一系列深亞微米ASIC設計的專業化工具，包括優秀設計的專業化工具，包括優秀的電路仿真工具的電路仿真工具Hspice，使得底層設計能力得到了提升。，使得底層設計能力得到了

45、提升。2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 3、 Mentor Craphics EDA軟件軟件 Mentor Craphics 公司創立于公司創立于1981年，具有年，具有EDA全線產品，包括設計圖全線產品，包括設計圖輸入、數字電路設計工具、模擬電路分析工具、數輸入、數字電路設計工具、模擬電路分析工具、數模混合電路分析工具、模混合電路分析工具、邏輯綜合工具、故障分析仿真工具、邏輯綜合工具、故障分析仿真工具、PCB設計、設計、ASIC設計與校驗、自動設計與校驗、自動測試矢量生成（測試矢量生成（ATPG）、系統設計工具、數字信號處理（）、系統設計工具、數字信號處理（DSP

46、）工具、）工具、和和FPGA設計工具等。設計工具等。2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 4、 Zeni EDA軟件軟件九天（九天（Zeni）系統是熊貓（）系統是熊貓（Panda）系統的改進版。熊貓系統是我）系統的改進版。熊貓系統是我國在國在20世紀世紀80年代后期中國華大電子自主開發的面向全定制和半定年代后期中國華大電子自主開發的面向全定制和半定制大規模集成電路而設計的，具有可支持制大規模集成電路而設計的，具有可支持10萬個元件規模設計能力萬個元件規模設計能力的大型集成電路計算機輔助設計系統。的大型集成電路計算機輔助設計系統。原理圖編輯器（原理圖編輯器（ZeniSE）

47、版圖編輯器（版圖編輯器（ZeniPDT）版圖驗證工具（版圖驗證工具（ZeniVERI，ZeniHVERI）寄生參數提取工具（寄生參數提取工具（ZeniPE）信號完整性分析工具（信號完整性分析工具（ZeniSI）可將前后端各工具的數據置于統一的設計管理器（可將前后端各工具的數據置于統一的設計管理器（ZeniDM）中，）中，為設計者提供一個集成化的設計環境。為設計者提供一個集成化的設計環境。2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 5、 Silvaco EDA軟件軟件 S i l v a c o 公 司 的公 司 的 E D A 軟 件 包 括 了 工 藝 計 算 機 輔 助

48、設 計軟 件 包 括 了 工 藝 計 算 機 輔 助 設 計（TCAD：Technology Computer Aided Design）和基于）和基于PDK（Process Design Kits）的定制）的定制IC CAD設計流程所需要的所用工設計流程所需要的所用工具。其中具。其中TCAD產品是的器件工程師可以通過基于物理的仿真來進產品是的器件工程師可以通過基于物理的仿真來進行設計和預測半導體器件的制作及性能，具有一個易于使用、模塊行設計和預測半導體器件的制作及性能，具有一個易于使用、模塊化的平臺。該產品中的工藝仿真系統化的平臺。該產品中的工藝仿真系統Athena提供半導體工藝的方提供半導

49、體工藝的方針，用于模擬半導體材料的注入、擴散、刻蝕、淀積、光刻、氧化針，用于模擬半導體材料的注入、擴散、刻蝕、淀積、光刻、氧化及硅化等過程。器件仿真系統及硅化等過程。器件仿真系統Atlas提供半導體器件的電器、光學提供半導體器件的電器、光學和熱學特性的仿真，用于和熱學特性的仿真，用于MOS器件、雙極型器件、器件、雙極型器件、HEMT、HBT、L a s e r 、 V C S E L 、 L E D 、 C C D 等 多 種 器 件 的 仿 真 和 建 模 。等 多 種 器 件 的 仿 真 和 建 模 。 I C C A D 產 品 提 供 了 與產 品 提 供 了 與 H s p i c e 完 全 兼 容 的 模 擬 電 路 仿 真 器完 全 兼 容 的 模 擬 電 路 仿 真 器SmartSpice；基于諧波平衡的仿真器；基于諧波平衡的仿真器SmartSpice RF；Expert版版圖編輯器以及圖編輯器以及Guardian DRC、LVS和和LPE物理驗證工具等。物理驗證工具等。2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 6 6、Tanner Tools ICTanner Tools IC開發工具開