1、 飛思卡爾半導體 AN 2321應用筆記 第 1版 , 10/2005電路板級的電磁兼容設計作者:倫德全高級應用工程師飛思卡爾微控制器部香港本應用文檔從元件選擇、電路設計和印制電路板的布線等幾個方面討論了電路板級的電磁兼容性 (EMC 設計。本文從以下幾個部分進行論述:第一部分:電磁兼容性的概述第二部分:元件選擇和電路設計技術第三部分:印制電路板的布線技術附錄 A :電磁兼容性的術語附錄 B :抗干擾的測量標準 第一部分:電磁干擾和兼容性的概述 電路板極的電磁兼容設計, 第1版第一部分:電磁干擾和兼容性的概述電磁干擾是現代電路工業面對的一個主要問題。為了克服干擾,電路設計者不得不移走干擾源,或

2、設 法保護電路不受干擾。其目的都是為了使電路按照預期的目標來工作即達到電磁兼容性。通常,僅僅實現板級的電磁兼容性這還不夠。雖然電路是在板級工作的,但是它會對系統的其它部分 輻射出噪聲,從而產生系統級的問題。另外,系統級或是設備級的電磁兼容性必須要滿足某種輻射標 準,這樣才不會影響其他設備或裝置的正常工作。許多發達國家對電子設備和儀器有嚴格的電磁兼容性標準;為了適應這個要求,設計者必須從板級設 計開始就考慮抑制電子干擾。電磁環境的組成一個簡單的電磁干擾模型由三個部分組成: 電磁干擾源 耦合路徑 接收器電磁干擾模型的組成如 圖 1所示。(減少噪聲源級別 (降低電磁輻射 (降低電磁輻射 (增加接收器

3、抗干擾能力圖 1. 電磁干擾模型的組成電磁干擾源電磁干擾源包括微處理器、微控制器、靜電放電、傳送器、瞬時功率執行元件,比如說:機電式繼電 器、開關電源、閃電等。在一個微控制器系統里,時鐘電路通常是最大的寬帶噪聲發生器,而這個噪 聲被分散到了整個頻譜。隨著大量的高速半導體器件的應用,其邊沿跳變速率非常快,這種電路可以 產生高達 300MHZ 的諧波干擾。2 General Business Information 飛思卡爾半導體第一部分:電磁干擾和兼容性的概述 電路板極的電磁兼容設計, 第 1版耦合路徑噪聲被耦合到電路中最簡單的方式是通過導體的傳遞。如果一條導線在一個有噪聲的環境中經過,這 條導

4、線通過感應將接受這個噪聲并且將它傳遞到電路的其余部分。噪聲通過電源線進入系統,就是這 種的耦合的一種情況。由電源線攜帶的噪聲就被傳到了整個電路。耦合也能發生在有共享負載(阻抗的電路中。例如,兩個電路共享一條提供電源電壓導線,并且共 享一條接地的導線。如果一個電路要求提供一個突發的電流,由于兩個電路共享共同的電源線和同一 個電源內阻,則另一個電路的電源電壓將會下降。該耦合的影響能通過減少共同的阻抗來削弱。但不 幸的是,電源內阻抗是固定的而不能被降低,這種情況也同樣發生在接地的導線中。在一個電路中流 動的數字返回電流在另一個電路的接地回路中產生了地電位的變動。若接地不穩定,則將會嚴重的降 低運算放

5、大器、模數轉換器和傳感器等低電平模擬電路的性能。同樣,對每個電路都共享的電磁場的 輻射也能產生耦合。當電流改變時,就會產生電磁波。這些電磁波能耦合到附近的導體中并且干擾電 路中的其它信號。接收器(受體所有的電子電路都可以接受傳送的電磁干擾。雖然一部分電磁干擾可通過射頻被直接接受,但大多數 是通過瞬時傳導被接受的。 在數字電路中, 臨界信號最容易受到電子干擾的影響。 這些信號包括復位、 中斷和控制信號。模擬的低級放大器、控制電路和電源調整電路也容易受到噪聲的影響。為了進行電磁兼容性設計并符合電磁兼容性標準,設計者需要將輻射(從產品中泄露的射頻能量減 到最小,增強其對輻射(進入產品中的射頻能量的易

6、感性和抗干擾能力。如 圖 1所示,發射和抗干 擾都可以根據輻射和傳導的耦合來分類。輻射耦合在高頻中十分常見,而傳導耦合路徑在低頻中更為 常見。電磁兼容性的費用最經濟有效的電磁兼容性設計方法,是在設計的早期階段充分考慮評估電磁兼容性的技術要求(見 圖 2 。圖 2. 電磁兼容性的費用飛思卡爾半導體 General Business Information 3 第二部分:元件的選擇和電路設計技術電路板極的電磁兼容設計, 第1版要讓設計者在最初選擇元件、設計電路和設計 PCB 布線時,就把電磁兼容性作為主要的設計依據是 不大現實的。但是,如果設計者能牢記這篇文章的建議,那么,就能減少不合理的元件選擇

7、、電路設 計和 PCB 布線的情況出現。 第二部分:元件的選擇和電路設計技術元件的選擇和電路設計是影響板級電磁兼容性性能的主要因素。每一種電子元件都有它各自的特性, 因此,要求在設計時仔細考慮。下面將討論一些常見的用來減少或抑制電磁兼容性的電子元件和電路設計技術。 元件組有兩種基本的電子元件組:有引腳的和無引腳的元件。有引腳線元件有寄生效果,尤其在高頻時。該引腳形成了一個小電感,大約是 1nH/mm/引腳。引腳的 末端也能產生一個小電容性的效應,大約有 4pF 。因此,引腳的長度應盡可能的短。與有引腳的元件相比,無引腳且表面貼裝的元件的寄生效果要小一些。其典型值為:0.5nH 的寄生電 感和約

8、 0.3pF 的終端電容。 從電磁兼容性的觀點看, 表面貼裝元件效果最好, 其次是放射狀引腳元件, 最后是軸向平行引腳的元件。 電阻由于表面貼裝元件具有低寄生參數的特點, 因此, 表面貼裝電阻總是優于有引腳電阻。 對于有引腳的電 阻,應首選碳膜電阻,其次是金屬膜電阻,最后是線繞電阻。由于在相對低的工作頻率下(約 MHz 數量級 ,金屬膜電阻是主要的寄生元件,因此其適合用于高功 率密度或和高準確度的電路中。線繞電阻有很強的電感特性,因此在對頻率敏感的應用中不能用它。它最適合用在大功率處理的電路 中。在放大器的設計中, 電阻的選擇非常重要。 在高頻環境下, 電阻的阻抗會因為電阻的電感效應而增加。

9、因此,增益控制電阻的位置應該盡可能的靠近放大器電路以減少電路板的電感。在上拉 /下拉電阻的電路中, 晶體管或集成電路的快速切換會增加上升時間。 為了減小這個影響, 所有 的偏置電阻必須盡可能靠近有源器件及他的電源和地,從而減少 PCB 連線的電感。4 General Business Information 飛思卡爾半導體第二部分:元件的選擇和電路設計技術 電路板極的電磁兼容設計, 第 1版飛思卡爾半導體 General Business Information 5在穩壓(整流或參考電路中,直流偏置電阻應盡可能地靠近有源器件以減輕去耦效應(即改善瞬態 響應時間 。在 RC 濾波網絡中, 線繞電

10、阻的寄生電感很容易引起本機振蕩, 所以必須考慮由電阻引起的電感效應。 電容由于電容種類繁多,性能各異,選擇合適的電容并不容易。但是電容的使用可以解決許多 EMC 問題。 接下來的幾小節將描述幾種最常見的電容類型、性能及使用方法。鋁質電解電容通常是在絕緣薄層之間以螺旋狀纏繞金屬箔而制成,這樣可在單位體積內得到較大的電 容值,但也使得該部分的內部感抗增加。鉭電容由一塊帶直板和引腳連接點的絕緣體制成,其內部感抗低于鋁電解電容。陶質電容的結構是在陶瓷絕緣體中包含多個平行的金屬片。其主要寄生為片結構的感抗,并且通常這 將在低于 MHz 的區域造成阻抗。絕緣材料的不同頻響特性意味著一種類型的電容會比另一種

11、更適合于某種應用場合。鋁電解電容和鉭 電解電容適用于低頻終端,主要是存儲器和低頻濾波器領域。在中頻范圍內(從 KHz 到 MHz ,陶質 電容比較適合,常用于去耦電路和高頻濾波。特殊的低損耗(通常價格比較昂貴陶質電容和云母電 容適合于甚高頻應用和微波電路。為得到最好的 EMC 特性,電容具有低的 ESR (Equivalent Series Resistance ,等效串聯電阻 值是很重要的,因為它會對信號造成大的衰減,特別是在應用頻率接近電容諧振頻率的場合。旁路電容旁路電容的主要功能是產生一個交流分路, 從而消去進入易感區的那些不需要的能量。 旁路電容一般作 為高頻旁路器件來減小對電源模塊的

12、瞬態電流需求。通常鋁電解電容和鉭電容比較適合作旁路電容, 其電容值取決于 PCB 板上的瞬態電流需求,一般在 10至 470 F 范圍內。若 PCB 板上有許多集成 電路、高速開關電路和具有長引線的電源,則應選擇大容量的電容。去耦電容有源器件在開關時產生的高頻開關噪聲將沿著電源線傳播。去耦電容的主要功能就是提供一個局部的 直流電源給有源器件,以減少開關噪聲在板上的傳播和將噪聲引導到地。實際上, 旁路電容和去耦電容都應該盡可能放在靠近電源輸入處以幫助濾除高頻噪聲。 去耦電容的取值 大約是旁路電容的 1/100到 1/1000。為了得到更好的 EMC 特性,去耦電容還應盡可能地靠近每個集 成塊(I

13、C ,因為布線阻抗將減小去耦電容的效力。陶瓷電容常被用來去耦,其值決定于最快信號的上升時間和下降時間。例如,對一個 33MHz 的時鐘 信號,可使用 4.7nF 到 100nF 的電容;對一個 100MHz 時鐘信號,可使用 10nF 的電容。第二部分：元件的選擇和電路設計技術 選擇去耦電容時，除了考慮電容值外，ESR 值也會影響去耦能力。為了去耦，應該選擇 ESR 值低于 1 歐姆的電容。 電容諧振 接下來簡單討論一下如何根據諧振頻率選擇旁路電容和去耦電容的值。如圖 3 所示，電容在低于諧振 頻率時呈現容性，而后，電容將因為引線長度和布線自感呈現感性。表 1 列出了兩種陶瓷電容的諧振 頻率，

14、一種具有標準的 0.25 英寸的引腳和 3.75nH 的內部互連自感，另一種為表面貼裝類型并具有 1nH 的內部自感。我們看到表面貼裝類型的諧振頻率是通孔插裝類型的兩倍。 諧振頻率 Z5U NPO 阻抗 （ohms） 容性 以電容方 式工作 感性 以電感方 式工作 頻率(MHz 圖 3. 阻抗和不同的電介質材料 表 1. 電容值 1.0 F 0.1 F 0.01 F 1000 pF 100 pF 10 pF 電容的諧振頻率 表面貼裝 （0805） 5 MHz 16 MHz 50 MHz 160 MHz 500 MHz 1.6 GHz 通孔插裝 （0.25 引線） 2.5 MHz 8 MHz 2

15、5 MHz 80 MHz 250 MHz 800 MHz 另一個影響去耦效力的因素是電容的絕緣材料（電介質） 。去耦電容的制造中常使用鋇鈦酸鹽陶瓷 （Z5U）和鍶鈦酸鹽（NPO）這兩種材料。Z5U 具有較大的介電常數，諧振頻率在 1MHz 到 20MHz 之間。NPO 具有較低的介電常數，但諧振頻率較高（大于 10MHz） 。因此 Z5U 更適合用作低頻去耦， 而 NPO 用作 50MHz 以上頻率的去耦。 常用的做法是將兩個去耦電容并聯。這樣可以在更寬的頻譜分布范圍內降低電源網絡產生的開關噪 聲。多個去耦電容的并聯能提供 6dB 增益以抑制有源器件開關造成的射頻電流。 電路板極的電磁兼容設計

16、, 第1版 6 General Business Information 飛思卡爾半導體 第二部分：元件的選擇和電路設計技術 多個去耦電容不僅能提供更寬的頻譜范圍，而且能提供更寬的布線以減小引線自感，因此也就能更有 效的改善去耦能力。兩個電容的取值應相差兩個數量級以提供更有效的去耦（如 0.1F + 0.001µF 并 聯） 。 需要注意的是數字電路的去耦，低的 ESR 值比諧振頻率更為重要，因為低的 ESR 值可以提供更低阻 抗的到地通路，這樣當超過諧振頻率的電容呈現感性時仍能提供足夠的去耦能力。 電感 電感是一種可以將磁場和電場聯系起來的元件，其固有的、可以與磁場互相作用的能力使

17、其潛在地比 其他元件更為敏感。和電容類似，聰明地使用電感也能解決許多 EMC 問題。 下面是兩種基本類型的電感：開環和閉環。它們的不同在于內部的磁場環。在開環設計中，磁場通過 空氣閉合；而閉環設計中，磁場通過磁芯完成磁路。如圖 4 所示。 a 開環（螺線管） b 閉環 （螺線環） 圖 4. 電感中的磁場 電感比起電容和電阻而言的一個優點是它沒有寄生感抗，因此其表面貼裝類型和引線類型沒有什么差 別。 開環電感的磁場穿過空氣，這將引起輻射并帶來電磁干擾（EMI）問題。在選擇開環電感時，繞軸式 比棒式或螺線管式更好，因為這樣磁場將被控制在磁芯（即磁體內的局部磁場） 。 a 棒式電感 b 繞軸式電感

18、圖 5. 開環電感 對閉環電感來說，磁場被完全控制在磁心，因此在電路設計中這種類型的電感更理想，當然它們也比較 昂貴。螺旋環狀的閉環電感的一個優點是：它不僅將磁環控制在磁心，還可以自行消除所有外來的附 帶場輻射。 電感的磁芯材料主要有兩種類型：鐵和鐵氧體。鐵磁芯電感用于低頻場合（幾十 KHz） ，而鐵氧體磁 芯電感用于高頻場合（到 MHz） 。因此鐵氧體磁芯電感更適合于 EMC 應用。 電路板極的電磁兼容設計, 第 1 版 飛思卡爾半導體 General Business Information 7 第二部分：元件的選擇和電路設計技術 在 EMC 應用中特別使用了兩種特殊的電感類型：鐵氧體磁珠

19、和鐵氧體磁夾。 鐵和鐵氧體可作電感磁芯骨架。鐵芯電感常應用于低頻場合（幾十 KHz） ，而鐵氧體芯電感常應用于 高頻場合（MHz） 。所以鐵氧芯感應體更適合于 EMC 應用。 在 EMC 的特殊應用中，有兩類特殊的電感：鐵氧體磁珠和鐵氧體夾。 鐵氧體磁珠是單環電感，通常單股導線穿過鐵氧體型材而形成單環。這種器件在高頻范圍的衰減為 10dB，而直流的衰減量很小。 類似鐵氧體磁珠，鐵氧體夾在高達 MHz 的頻率范圍內的共模（CM）和差模（DM）的衰減均可達到 10dB 至 20dB。 在 DC-DC 變換中，電感必須能夠承受高飽和電流，并且輻射小。線軸式電感具有滿足該應用要求的 特性。在低阻抗的電

20、源和高阻抗的數字電路之間，需要 LC 濾波器，以保證電源電路的阻抗匹配，如 圖 6 所示。 圖 6. LC 濾波器 電感最廣泛的應用之一是用于交流電源濾波器，如圖 7 所示。 圖 7. AC 電源濾波器 圖 7 中，L1 是共模扼流圈，它既通過其初級電感線圈實現差分濾波，又通過其次級電感線圈實現共 模濾波。L1、CX1和CX2構成差分濾波網絡，以濾除進線間的噪聲。L1、CY1和CY2構成共模濾波網絡， 以減小接線回路噪聲和大地的電位差。對于 50的終端阻抗，典型的EMI濾波器在差分模式能降低 50 dB/十倍頻程，而在共模降低為 40 dB/十倍頻程。 二極管 二極管是最簡單的半導體器件。由于

21、其獨特的特性，某些二極管有助于解決并防止與 EMC 相關的一 些問題。表 2 列出了典型的二極管。 電路板極的電磁兼容設計, 第1版 8 General Business Information 飛思卡爾半導體 第二部分：元件的選擇和電路設計技術 二極管特性 特性 EMC 應用 注釋 整流二極管 大電流；慢響應；低 無 電源 功耗 肖特基二極管 低正向壓降； 高電流 快速瞬態信號和尖 開關式電源 密度； 快速反向恢復 脈沖保護 時間 齊納二極管 反向模式工作； 快速 ESD 保護；過電壓 低電容高數據 反向電壓過渡； 用于 保護； 嵌位正向電壓； 嵌位 率信號保護 電壓(5.1 V ±

22、;2% 發光二極管（LED） 正向工作模式； 不受 無 當 LED 安裝在遠離 EMC 影響 PCB 外的面板上作 發光指示時會產生 輻射 瞬態電壓抑制二極 類似齊納二極管單 ESD 激發瞬時高電 管（TVS） 工作于雪崩模式； 寬 壓-減法瞬時尖脈沖 嵌位電壓（即 5V 意 味著 6V 到 12V） ； 嵌位正向和負向瞬 態過渡電壓 變阻二極管（VDR： 覆蓋金屬的陶瓷粒 主線 ESD 保護；高 可選齊納二極管和 電壓隨電阻變化） （每顆粒子的作用 壓和高瞬時保護 TVS （MOV：氧化金屬 如同高墊的肖特基 變阻器） 二極管，主線保護； 快速瞬態響應） 表 2. 二極管的應用 許多電路為感

23、性負載，在高速開關電流的作用下，系統中產生瞬態尖峰電流。二極管是抑制尖峰電壓 噪聲源的最有效的器件之一。下面舉例說明用二極管實現尖峰抑制。 圖 8. 繼電器瞬時尖峰抑制 如圖 8 所示，控制終端開/關線圈，線圈中的開關尖峰脈沖將耦合并輻射到電路的其它部分。二極管 D1 能嵌位電壓的波動。 電路板極的電磁兼容設計, 第 1 版 飛思卡爾半導體 General Business Information 9 第二部分:元件的選擇和電路設計技術 電路板極的電磁兼容設計, 第 1版無論是集成電路、 PCB 板還是整個系統,時鐘電路是影響 EMC 性能的主要因素。集成電路的大部分 噪聲都與時鐘頻率及其多次

24、諧波有關。因此無論電路設計還是 PCB 設計都應該考慮時鐘電路以減低 噪聲。合理的地線、適當的去耦電容和旁路電容能減小輻射。用于時鐘分配的高阻抗緩沖器也有助于 減小時鐘信號的反射和振蕩。對于使用 TTL 和 CMOS 器件的混合邏輯電路,由于其不同的開關 /保持時間,會產生時鐘、有用信號 和電源的諧波。為避免這些潛在的問題,最好使用同系列的邏輯器件。由于 CMOS 器件的門限寬, 現在大多數設計者選用 CMOS 器件。由于制造工藝是 CMOS 工藝,因此微處理器的接口電路也優選 這種器件。需要特別注意的是,未使用的 CMOS 引腳應該接地線或電源。在 MCU 電路中,噪聲來自沒連線 /終 端的

25、輸入,以至 MCU 執行錯誤的代碼。它也是設計微控制器接口首選的邏輯系列產品 , 這些微控制器也是基于 CMOS 技術制造的。關于 CMOS 設備,一個重要方面就是其不用的輸入引腳要懸空或者接地。在 MCU 電路中,噪聲環境可能 引起這些輸入端運行混亂,還導致 MCU 運行亂碼。 電壓校準對于典型的校準電路,適當的去耦電容應該盡可能近地放置在校準電路的輸出位置,因為在跟蹤過程 中 , 距離在校準的輸出和負荷之間將會產生電感影響, 并引起校準電路的內部振動。 一個典型例子, 在 校準電路的輸入和輸出中,加上 0.1F 的去耦電容可以避免可能的內在振動和過濾高頻噪聲。除此 之外,為了減少輸出脈動,

26、要加上一個相對大的旁路電容 (10F/A。 圖 11演示了校準電路的旁路和 去耦電容。電容要放到離校準裝置盡可近的地方。飛思卡爾半導體 General Business Information 11圖 11. 旁路與去耦調節器 線路終端當電路在高速運行時,在源和目的間的阻抗匹配非常重要。因為錯誤的匹配將會引起信號反饋和阻尼 振蕩。過量的射頻能量將會輻射或影響到電路的其他部份,引起 EMI(電磁兼容性 問題。信號的端接 有助于減少這些非預計的結果。信號端接不但能減少在源和目的之間匹配阻抗的信號反饋和振鈴, 而且也能減緩信號邊沿的快速上 升和下降。有很多種信號端接的方法,每種方法都有其利弊。 表

27、3給出了一些信號端接方法的概要。 第二部分:元件的選擇和電路設計技術 電路板極的電磁兼容設計, 第1版表 3. 信號端接方法的概要 端接類型 相對成本增加延遲功率需求臨界參數 特性串聯 低 是 低 R S = Z0 = R0好的 DC 噪聲極限 并聯 低 小 高 R = Z0功率消耗是一個問題 RC中小中R = Z0C = 20 to 600pF 阻礙帶寬同時增加容 性Thevenin 中 小 高 R = 2 x Z0對 CMOS 需要高功 率二極管高小低極限過沖;二極管振 鈴串聯 /源端接 (Series/Source Termination圖 12. 串聯端接電路圖 12演示了串聯 /源端

28、接方法。在源 Z s 和分布式的線跡 Z 0之間,加上了源端接電阻 R s ,用來完成阻抗 匹配。 R s 還能吸收負載的反饋。R s 必須離源驅動電路盡可能的近。 R s 的值在等式 R s =(Z0-Z s 中是實數值。 一般 R s 大約取 15-75歐的一個值。并聯端接圖 13. 并聯端接電路圖 13 演示了并聯端接方法。附加一個并聯端接電阻 R P ,這樣 R P / Z L 就和 Z 0相匹配了。但是這個方 法對手持式產品不適用的, 因為 R 0的值太小了 (一般為 50歐 , 而且這個方法很耗能量, 再者這個方法12 General Business Information 飛思

29、卡爾半導體第二部分:元件的選擇和電路設計技術 電路板極的電磁兼容設計, 第 1版還需要源驅動電路來驅動一個較高的電流 (100mA5V,50 。 由于 Z 0L C d 的值還使這個方法增加了一個 小的延時,這里 Z 0L = R p / Z L 和 C d 是負載的輸入分流電容。 RC 端接圖 14. RC端接圖 14演示了 RC 端接方法。 這個方法類似于并聯端接, 但是增加了一個 C1。 和在并聯端接方法中一樣, R 用于提供匹配 Z 0的阻抗。 C1為 R 提供驅動電流并過濾掉從線跡到地的射頻能量。因此,相比并聯端 接方法, RC 端接方法需要的源驅動電流更少。R 和 C1的值由 Z

30、0, Tpd (環路傳輸延遲 和 C d 確定。時間常數, RC = 3 × Tpd ,這里 R / ZL = Z0, C = C1 / Cd Thevenin 端接圖 15. Thevenin 端接電路圖 15演示了 Thevenin 端接方法。此電路由上拉電阻 R1和下拉電阻 R2組成 , 這樣就使邏輯高和邏 輯低與目標負載相符。R1和 R2的值由 R1 / R2 = Z0決定。R1 + R2 + ZL 的值要保證最大電流不能超過源驅動電路容量。 舉例來說 , R1=220 , R2=330VrefR2R1 + R2× VCC330330×53=220+V這里

31、 VCC 是驅動電壓。飛思卡爾半導體 General Business Information 13 第二部分:元件的選擇和電路設計技術 電路板極的電磁兼容設計, 第1版二極管端接 (Diodetermination圖 16. 二極管端接圖 16演示了二極管端接方法。 除了電阻被二極管替換以降低損耗之外, 它與 Thevenin 端接方法類似。 D1和 D2用來限制來自負載的過多信號反射量。與 Thevenin 端接方法不一樣,二極管不會影響線性 阻抗。對這種端接方法而言,選擇 Schottky 和快速開關二極管是比較好的。這種端接方法的優點在于不用已知 Z 0的值, 而且還可以和其他類型的端

32、接方法結合使用。 通常在 MCU 的內部應用這種端接方法來保護 I/O端口。 微控制器電路時下,許多 IC 制造業者不斷地減小微控制器的尺寸以達到在單位硅片上增加更多部件的目的。通常 減小尺寸會使晶體管更快。這樣一來,雖然 MCU 時鐘速率無法增加,但是上升和下降速度會增加, 從而諧波分量使得頻率值上升。許多情況下,減小微控制器尺寸無法通知給用戶,這樣最初時電路中 的 MCU 是正常的,但以后在產品生命周期中的某個時間就可能出現 EMC 問題。對此最好的解決方 法就是在開始設計電路時就設計一個較穩健的電路。許多實時應用方面都需要高速 MCU ,設計者一定要認真對待其電路設計和 PCB 布線以減

33、少潛在的 EMC 問題。 MCU 需要的電源功率隨著其處理功率的增加而增加。讓供給電路(比如校準電路靠近 微控制器是不難辦到的,再用一個獨立的電容就可以減少直流電源對其它電路的影響。MCU 通常有一個片上振蕩器,它用自己的晶體或諧振器連接,從而避免使用其他時鐘驅動電路的時 鐘。這個獨立的時鐘能更好地防止系統其他部份所產生的噪聲輻射。在時鐘頻率方面, MCU 通常是 對功率要求最高的設備,這樣讓時鐘靠近 MCU 就能保證對時鐘頻率僅有最小的驅動需求。 I/O口引腳對于大多數 MCU ,引腳通常都是高阻輸入或混合輸入 /輸出。高阻輸入引腳易受噪聲影響,并且在非 正常終端時會引至寄存器鎖存錯誤的電平

34、。 一個非內部終端的輸入引腳需要有高阻抗 (例如 4.7K 或 10K 連接每個引腳到地或者到供電電平,以便確保一個可知的邏輯狀態。未連接的輸入引腳通常 浮動在供電電平的中間值周圍,或者由于有內部泄露通路而浮動在不確定的電壓值。對于 IRQ 或復位引腳(輸入引腳來說,其終端比普通 I/O口引腳更為重要。如果噪聲導致這兩個引 腳誤觸發, 它將對整個電路的行為產生巨大的影響。 當輸入引腳未連接, 同時輸入鎖存器半開半閉時, 會導致 IC 內部電流泄漏,此時通常可以看到高電流消耗,尤其是在 CMOS 器件中。因此在輸入引腳14 General Business Information 飛思卡爾半導體

35、第二部分:元件的選擇和電路設計技術 電路板極的電磁兼容設計, 第 1版終端連接高阻抗可以減少供電電流,就象電磁兼容的其他好處一樣。 IRQ 口引腳由于中斷對 MCU 操作有影響, 因此它是元件中最敏感的引腳之一。 從遠端設備到 PCB 板上的 MCU , 甚至在插件適配器或子系統卡上, IRQ 都可以被查詢。因此,確保與中斷請求引腳的任何連線都有瞬 時靜電釋放保護是非常重要的。對于靜電釋放來說,在 IRQ 連線上有雙向二極管、 transorbs 或金屬 氧化變阻器終端通常就足夠了,而且他們還能在不產生大的線路負荷的情況下幫助減少過沖和阻尼震 蕩。即便是對價格很敏感的應用, IRQ 線上的電阻

36、終端也同樣不可缺少。復位引腳不恰當的復位將導致許多問題,因為不同的應用利用了 MCU 啟動和斷電的不同條件。復位最基本的 功能保證了一旦上電, MCU 便開始用可控制的方式執行代碼。上電時,電源上升到 MCU 的工作電壓,在晶振穩定之前需要等一段時間。因此在復位引腳上要有時 間延時。最簡單的延時就是電阻 -電容(RC 網絡,在電流經過電阻時電容開始充電,一直到電平達 到了能被 MCU 在邏輯 1狀態時的復位電路檢測到的值為止。理想情況下沒有嚴格規定電阻和電容的大小,但也有其他方面的考慮。復位引腳的內部泄漏電流通常 規定不能超出 1A (針對飛思卡爾 HC08 MCU , 這意味著電阻最大為 1

37、00k , 電容不能是電解電容, 以保持停止電流的最小值。推薦使用陶瓷電容,因為它折衷了低價格,低泄漏,高頻反應性能好的優 點。復位引腳電容非常小(飛思卡爾 HC08 MCU 低于 5pF 。對于最小阻抗值也有限制,因為最大上 拉電流大約為 5mA , 1V (VOL 。加上外部電容的低阻抗電壓源,則確定了上拉電阻的最小值為 2k 。 用二極管來鉗住復位引腳的電壓也是一種推薦做法, 能防止供電電壓過度, 并且能夠在斷電時令電容迅 速放電。振蕩器許多 MCU 合成了倒相放大器,用來與外部晶體或陶瓷共振器一起構成皮爾斯振蕩器結構。下面則討 論用來與特殊外部元件一起得到振蕩的放大器最小增益(跨導 。

38、圖 17給出了 MCU 上使用的典型標準皮爾斯振蕩器結構, 晶體在 1MHz 到 20MHz 的頻率范圍。 下面 用簡單的形式給出了 MCU 的內部電路,與非門后面是變極器。與非門有兩個輸入:一個連到 MCU 的 OSC1腳,另一個連接到內部 STOP 上。圖 17. 工作在 1MHz 至 20MHz 的標準皮爾斯振蕩器飛思卡爾半導體 General Business Information 15第三部分:印制電路板的布線技術 電路板極的電磁兼容設計, 第1版對于振蕩電路來說,必須有正反饋,且閉環增益必須比 1大。電阻 R0導致了負反饋,增大了放大器 的開環增益需求。 R 0通常盡量的大,以將

39、反饋減到最小,同時克服上電時的電流泄漏。當使用 1MHz 和 20MHz 的晶體時, R 0應該在 1M 至 10M 的范圍里。對于陶瓷共振器, R 0一般用 1M 。共振器 Q 和電容 C1、 C2構成了共鳴回路。 C1、 C2代表了外部電容和任何并行的寄生電容。晶體和 陶瓷共振器有小信號等效電路,如 圖 18所示:圖 18. 晶體等效電路R 是串聯電阻, L 和 C 是起動或串聯電感、電容。 C 0是分流電容,它代表了晶體盒中共振器和寄生電容 的低頻并聯電容量的總和。任何在 OSC1和 OSC2引腳之間的附加寄生電容都包括在這個值里。晶體制造商的數據手冊里詳細說明了特殊晶體中 R , L

40、, C 和 C 0的值。為了測量這些值,制造商必須給晶 體送信號,也就是從晶體里功率消耗的特殊電平中獲得。然而,在晶體啟動時,通過晶體的唯一信號 應歸于熱噪聲,因此晶體里的功率消耗是非常低的。眾所周知,當晶體內功率消耗減少到低水平時 R 的有效值可以增長。因此 R 的最大值由晶體制造者來估計。既然 R 0, C1和 C2的值不僅依賴于 MCU 的變極器特性,還依賴于外部晶體或陶瓷共振器的特性,則從 各制造商的數據手冊里可以得到精確的元件結構。第三部分:印制電路板的布線技術除了元器件的選擇和電路設計之外,良好的印制電路板(PCB 布線在電磁兼容性中也是一個非常重 要的因素。既然 PCB 是系統的

41、固有成分,在 PCB 布線中增強電磁兼容性不會給產品的最終完成帶來 附加費用。有一點需要注意, PCB 布線沒有嚴格的規定, 也沒有能覆蓋所有 PCB 布線的專門的規則。 大多數 PCB 布線受限于板子的大小和銅板的層數。一些布線技術可以應用于一種電路,卻不能用于另外一種。這便 主要依賴于布線工程師的經驗。然而還是有一些普遍的規則,下面的章節對其進行探討。這些規則將作為普遍指導方針來對待。任何 人都應記住一個拙劣的 PCB 布線能導致更多的電磁兼容問題,而不是消除這些問題,在很多例子中, 就算加上濾波器和元器件也不能解決這些問題。到最后,不得不對整個板子重新布線。因此,在開始 時養成良好的 P

42、CB 布線習慣是最省錢的辦法。16 General Business Information 飛思卡爾半導體第三部分:印制電路板的布線技術 電路板極的電磁兼容設計, 第 1版PCB 基本特性一個 PCB 的構成是在垂直疊層上使用了一系列的層壓、走線和預浸處理。在多層 PCB 中,設計者為 了方便調試,會把信號線布在最外層。PCB 上的布線是有阻抗、電容和電感特性的。 阻抗:布線的阻抗是由銅和橫切面面積的重量決定的。例如, 1盎司銅則有 0.49m 單位面積的阻抗。 電容:布線的電容是由絕緣體 (EoEr 、電流到達的范圍 (A 以及走線間距 (h 決定的。用等式表達為 C=EoErA/h, E

43、o 是自由空間的介電常數 (8.854pF/m, Er 是 PCB 基體的相關介電 常數 (在 FR4 碾壓中為 4.7 電感:布線的電感平均分布在布線中,大約為 1nH/m。對于 1 盎司銅線來說, 在 0.25mm (10mil厚的 FR4碾壓情況下, 位于地線層上方的 0.5mm (20mil寬, 20mm (800mil長的線能產生 9.8m 的阻抗, 20nH 的電感以及與地之間 1.66pF 的耦合電容。 將上述值與元器件的寄生效應相比,這些都是可以忽略不計的,但所有布線的總和可能會超出寄 生效應。因此,設計者必須將這一點考慮進去。下面便是 PCB 布線的普遍方針: 增大走線的間距

44、以減少電容耦合的串擾; 平行的布電源線和地線以使 PCB 電容達到最佳; 將敏感的高頻線布在遠離高噪聲電源線的地方; 加寬電源線和地線以減少電源線和地線的阻抗。分割分割是指用物理上的分割來減少不同類型線之間的耦合,尤其是通過電源線和地線。圖 19. 分割功能塊圖 19給出了用分割技術將 4個不同類型的電路分割開的例子。在地線面,非金屬的溝用來隔離四個飛思卡爾半導體 General Business Information 17第三部分:印制電路板的布線技術 電路板極的電磁兼容設計, 第1版地線面。 L 和 C 作為板子上的每一部分的過濾器,減少不同電路電源面間的耦合。高速數字電路由于 其更高的

45、瞬時功率需量而要求放在電源入口處。接口電路可能會需要靜電釋放(ESD 和暫態抑制的 器件或電路。對于 L 和 C 來說,最好使用不同值的 L 和 C ,而不是用一個大的 L 和 C ,因為這樣它便 可以為不同的電路提供不同的濾波特性。局部電源和 IC 間的去耦局部去耦能夠減少沿著電源干線的噪聲傳播。連接著電源輸入口與 PCB 之間的大容量旁路電容起著 一個低頻脈動濾波器的作用,同時作為一個電勢貯存器以滿足突發的功率需求。此外,在每個 IC 的 電源和地之間都應當有去耦電容,這些去耦電容應該盡可能的接近引腳。這將有助于濾除 IC 的開關 噪聲。基準面的射頻電流不管是對多層 PCB 的基準接地層還

46、是單層 PCB 的地線,電流的路徑總是從負載回到電源。返回通路 的阻抗越低, PCB 的電磁兼容性能越好。 由于流動在負載和電源之間的射頻電流的影響, 長的返回通 路將在彼此之間產生互耦。因此返回通路應當盡可能的短,環路區域應當盡可能的小。布線分離布線分離的作用是將 PCB 同一層內相鄰線路之間的串擾和噪聲耦合最小化。3W 規范表明所有的信號(時鐘,視頻,音頻,復位等等都必須象圖 20所示那樣,在線與線,邊沿 到邊沿間予以隔離。為了進一步的減小磁耦合,將基準地布放在關鍵信號附近以隔離其他信號線上產 生的耦合噪聲。圖 20. 線跡隔離保護與分流線路在時鐘電路中,局部去耦電容對于減少沿著電源干線的

47、噪聲傳播有著非常重要的作用。但是時鐘線同 樣需要保護以免受其他電磁干擾源的干擾,否則,受擾時鐘信號將在電路的其他地方引起問題。18 General Business Information 飛思卡爾半導體第三部分:印制電路板的布線技術 電路板極的電磁兼容設計, 第 1版圖 21. 分流與保護線路設置分流和保護線路是對關鍵信號,比如對在一個充滿噪聲的環境中的系統時鐘信號進行隔離和保護 的非常有效的方法。在 圖 21中, PCB 內的并聯或者保護線路是沿著關鍵信號的線路布放。保護線路 不僅隔離了由其他信號線上產生的耦合磁通,而且也將關鍵信號從與其他信號線的耦合中隔離開來。分流線路和保護線路之間的不

48、同之處在于分流線路不必被端接(與地連接 ,但是保護線路的兩端都 必須連接到地。為了進一步的減少耦合,多層 PCB 中的保護線路可以每隔一段就加上到地的通路。 接地技術接地技術既應用于多層 PCB ,也應用于單層 PCB 。接地技術的目標是最小化接地阻抗,以此減少從電 路返回到電源之間的接地回路的電勢。單層 PCB 的接地線在單層(單面 PCB 中,接地線的寬度應盡可能的寬,且至少應為 1.5mm(60mil。由于在單層 PCB 上無法實現星形布線, 因此跳線和地線寬度的改變應當保持為最低的, 否則將引起線路阻抗與電感的變 化。雙層 PCB 的接地線在雙層(雙面 PCB 中,對于數字電路優先使用

49、地格柵 /點陣布線,這種布線方式可以減少接地阻抗, 接地回路和信號環路。像在單層 PCB 中,地線和電源線的寬度最少應為 1.5mm 。另外的一種布局是將接地層放在一邊,信號和電源線放于另一邊。在這種布置方式中將進一步減少接 地回路和阻抗,去耦電容可以放置在距離 IC 供電線和接地層之間盡可能近的地方。飛思卡爾半導體 General Business Information 19第三部分:印制電路板的布線技術 電路板極的電磁兼容設計, 第1版保護環保護環是一種可以將充滿噪聲的環境(比如射頻電流隔離在環外的接地技術,這是因為在通常的操 作中沒有電流流過保護環(參見 圖 22 。圖 22. 保護環

50、電容在多層板上,由分離電源面和地面的絕緣薄層產生了 PCB 電容。在單層板上,電源線和地線的平行 布放也將導致這種電容效應。 PCB 電容的一個優點是它具有非常高的頻率響應和均勻的分布在整個面 或整條線上的低串連電感。它等效于一個均勻分布在整個板上的去耦電容。沒有任何一個單獨的分立 元件具有這個特性。高速電路與低速電路布放高速電路時應使其更接近接地面,而低速電路應使其接近電源面。地的銅填充在某些模擬電路中,沒有用到的電路板區域是由一個大的接地面來覆蓋,以此提供屏蔽和增加去耦能 力。但是假如這片銅區是懸空的(比如它沒有和地連接 ,那么它可能表現為一個天線,并將導致電 磁兼容問題。多層 PCB 中

51、的接地面和電源面在多層 PCB 中,推薦把電源面和接地面盡可能近的放置在相鄰的層中,以便在整個板上產生一個大 的 PCB 電容。速度最快的關鍵信號應當臨近接地面的一邊,非關鍵信號則布放為靠近電源面。 圖 23給出了一個典型的多層板的布線。20 General Business Information 飛思卡爾半導體第三部分:印制電路板的布線技術 電路板極的電磁兼容設計, 第 1版圖 23. 多層 PCB 的布線電源要求當電路需要不止一個電源供給時,采用接地將每個電源分離開。但是在單層 PCB 中多點接地是不可 能的。 一種解決方法是把從一個電源中引出的電源線和地線同其他的電源線和地線分隔開 (

52、如 圖 24 。 這同樣有助于避免電源之間的噪聲耦合。圖 24. 多個供電源布局布線技術以下章節討論關于 PCB 布線的一些規則。過孔過孔一般被使用在多層印制電路版中。 當是高速信號時, 過孔產生 1到 4nH 的電感和 0.3到 0.8pF 的 電容到路徑。因此,當鋪設高速信號通道時,過孔應該被保持到絕對的最小。對于高速的并行線 (例如 地址和數據線 ,如果層的改變是不可避免,應該確保每根信號線的過孔數一樣。 45度角的路徑與過孔相似,直角的路徑轉動應該被避免,因為它在內部的邊緣能產生集中的電場。該場能產生耦合 到相鄰路徑的躁聲,因此,當轉動路徑時全部的直角路徑應該采用 45度的。 圖 25

53、是 45度路徑的一 般規則。飛思卡爾半導體 General Business Information 21 第三部分:印制電路板的布線技術 電路板極的電磁兼容設計, 第1版圖 25. 成角的路徑短截線短截線產生反射,同時也潛在增加波長可分的天線到電路的可能。雖然短截線長度可能不是任何在系 統的已知信號的波長的四分之一整數,但是附帶的輻射可能在短截線上產生共鳴。因此,避免在傳送 高頻率和敏感的信號路徑上使用短截線。圖 26. 短截線星型的信號排列雖然星型排列適用于來自多個 PCB 印制電路版的地線連接, 但它帶有能產生多個短截線的信號路徑。 因此,應該被避免用星型排列于高速和敏感的信號上。輻射型

54、信號排列輻射型信號排列通常有最短的路徑,以及產生從源點到接收器的最小延遲 , 但是這也能產生多個反射 和輻射干擾,所以應該被避免用輻射型排列于高迅和敏感的信號上。不變的路徑寬度信號路徑的寬度從驅動到負載應該是常數。改變路徑寬度對路徑阻抗(電阻,電感,和電容產生改 變,從而,能產生反射和造成線路阻抗不平衡。所以最好保持路徑的寬度不變。洞和過孔密集22 General Business Information 飛思卡爾半導體第三部分:印制電路板的布線技術 電路板極的電磁兼容設計, 第 1版經過電源和地面位面的過孔的密集會在接近過孔的地方產生局部化的阻抗差異。這個區域不僅成為信 號活動的“熱點” ,

55、而且供電面在這點是高阻,象射頻電流一樣低效。切分孔隙與洞和過孔密集相同,切分孔隙(即長洞或寬通道在電源位面和地位面范圍內產生不一致的區域, 并且就象防護物一樣減少他們的效力,也局部性地遞增電源位面和地位面的阻抗。接地金屬化的模具所有的金屬化的模具應該被連接到地,否則,這些大的金屬區域能充當輻射天線。最小化環面積保持信號路徑和它的地返回線緊靠在一起將有助于最小化地環, 因而 , 避免潛在的天線環。 對于高速單 端信號 , 有時如果信號路徑沒有沿著低阻的地位面走,地線回路可能也必須沿著信號路徑 (如 圖 27 。圖 27. 地線回環飛思卡爾半導體 General Business Informat

56、ion 23 PCB 例 1 電路板極的電磁兼容設計, 第1版PCB 例 1圖 28說明了洗衣機的典型印制板電路的一些改進措施圖 28. PCB改進 例124 General Business Information 飛思卡爾半導體PCB 例 2 電路板極的電磁兼容設計, 第 1版PCB 例 2圖 29說明了空氣調節器的典型印制電路板電路的一些改進措施圖 29. PCB改進 例 2飛思卡爾半導體 General Business Information 25附錄 A :術語表 電路板極的電磁兼容設計, 第1版26 General Business Information 飛思卡爾半導體附錄 A

57、 :術語表電磁的兼容性 (EMC由于電磁干擾的原因,工作在規定的電磁環境安全范圍內的電氣和電子的系統、裝置和設備,他們的 設計水平或性能上沒有造成不可接受的下降,這種能力就是電磁兼容性。 (ANSI C64。 14-1992 。 電磁干擾 (EMI電磁兼容性的缺乏,其沖突的本質就是兼容性的缺乏。電磁干擾就是這樣一個過程,在這個過程中分 裂的電磁能量從一個電子設備傳輸到另外一個, 這種傳輸經由輻射或傳導路徑完成 (或同時經由兩者 。 通常,這個術語特指的是射頻信號。電磁干擾能發生在“直流直到日光”的頻率范圍內。輻射性散發是射頻能量的組成它通過如同電磁場一樣的媒介傳送。射頻能量通常通過自由空間傳送;然而,其他 模式的場傳送也可能發生。傳導性散發是射頻能量的組成,它通過如同導波一樣的媒介傳送,一般通過金屬絲或互連電纜進行。抗干擾性當維持在預先確定的性能水平時,設備或系統抵擋電磁干擾能力的相對度量。靜電的放電 (ESD當兩個不同電位的物體在彼此接近或直接接觸時, 產生的電荷轉移。 這種被觀察到的現象是高壓脈沖, 高壓脈沖可能使敏感的設備遭到損壞或失去功能。盡管閃電在量級上與高壓脈沖不同,但