1、 畢業設計（論文）開題報告畢業設計（論文）開題報告設計（論文）設計（論文）題目題目基于 FPGA 的 LED 1616 點陣漢字顯示設計一、選題的背景和意義：LED 點陣顯示屏是集微電子技術、計算機技術、信息處理技術于一體的大型顯示屏系統。它以其色彩鮮艷，動態范圍廣，亮度高，壽命長，工作穩定可靠等優點而成為眾多顯示媒體以及戶外作業顯示的理想選擇。受到體育場館用 LED 顯示屏需求快速增長的帶動，近年來，中國 LED 顯示屏應用逐步增多。目前，LED 已經廣泛應用在銀行、火車站、廣告、體育場館之中。而隨著奧運會、世博會的臨近，LED 顯示屏將廣泛的應用在體育場館以及道路交通指示中，LED 顯示屏

2、在體育廣場中的應用將出現快速增長。因此，本設計是很有必要的，之所以基于 FPGA 設計是因為現場可編程門陣列（FPGA）設計周期小，靈活度高，適合用于小批量系統，提高系統的可靠性和集成度。并且采用編寫靈活的 VHDL 語言編寫主程序。本設計可以方便的應用到各類廣告宣傳中。二、課題研究的主要內容：1. 實現 1616 點陣的漢字顯示；2. 實現有限漢字顯示；4. 實現漢字的滾動顯示；5. 完成方案論證。三、主要研究（設計）方法論述： 通過去圖書館查閱書籍收集資料，同時在搜索引擎上檢索資料，分析借鑒已有類似產品、設計方案與成功經驗，選擇幾種可行方案比對，最后確定最切實可行的方案展開設計。通過 Mu

3、ltisim 或 Quartus 軟件對系統進行模擬仿真，對電路功能進行改進與完善。在 EDA 試驗箱上進行調試。 四、設計（論文）進度安排：時間（迄止日期）工 作 內 容2010.5.17-5.23（第 1 周）理解并確認畢業設計任務書，撰寫完成畢業設計開題報告2010.5.24-5.30（第 2 周）完成調研與資料收集、整理2010.5.31-6.6（第 3 周）設計方案及原理框圖確定2010.6.7-7.4（第 4、5、6、7周）電路資料收集，單元電路設計2010.7.5-7.18（第 8、9 周）電路仿真與改進、完善2010.19-8.1（第 10、11 周）資料整理2010.8.2-

4、8.8（第 12 周）書寫畢業設計報告2010.8.9-8.16（第 13 周）修改畢業設計報告并整理裝訂五、指導教師意見： 指導教師簽名： 年 月 日 六、系部意見： 系主任簽名： 年 月 日 目錄目錄摘要摘要ABSTRACT第一章第一章 前言前言 .1 11.1 本設計的研究背景和研究目的.11.2 LED 點陣顯示特點 .11.3 FPGA 設計的特點 .1第二章第二章 系統設計系統設計 .3 32.1 設計任務與要求 .32.1.1 設計任務.32.1.2 設計要求.32.2 設計原理 .32.2.1 總體設計方案.32.2.2 方案的比較.42.3 掃描控制模塊 .4 2.3.1 L

5、ED 的顯示原理.42.3.2 漢字的存儲.52.4 漢字顯示.52.4.1 列循環掃描.52.4.2 字符樣式設計.62.4.3 字母循環掃描及期間的延時環節.92.5 整個完整的程序.9第三章第三章 系統調試與仿真系統調試與仿真 .14143.1 開發環境介紹 .143.2 調試與仿真 .143.2.1 創建工程 .143.2.2 編譯前設置 .143.2.3 全程編譯 .163.2.4 時序仿真 .17第四章第四章 結束語結束語 .1818答謝辭答謝辭 .1818參考文獻參考文獻 .1818 摘要 主要研究基于 VHDL 的 Led 點陣漢字滾動顯示。首先描述了基于現場可編程門陣（FPG

6、A）的硬件電路，以及點陣顯示漢字的原理;然后在單個16X16 LED 發光二極管點陣上滾動漢字的原理；最后給出了描述其功能的VHDL 語言程序設計方法。通過編程、調試、仿真、下載正確地實現了漢字滾動顯示掃描結果，其硬件系統的實驗驗證也獲得了與軟件模擬仿真結論相吻合的結果。關鍵詞關鍵詞：LED 點陣；FPGA；VHDL 語言；漢字滾動顯示 AbstractPrimary research is based on VHDL, Led Scrolling dot matrix characters. First described based on field programmable gate a

7、rray (FPGA) hardware circuit, as well as the principle character dot matrix display; and then in a single 16X16 LED scrolling LED dot matrix on the principles of Chinese characters; Finally, the VHDL description language program of its functions design. Through programming, debugging, simulation, do

8、wnload the correct character scroll achieved scan results, the experimental verification of its hardware and software are also obtained findings consistent with simulation results.Keywords: LED dot-matrix; FPGA; VHDL language; character scrolling displa 1第一章 前言1.1 本設計的研究背景和研究目的受到體育場館用 LED 顯示屏需求快速增長的

9、帶動，近年來，中國 LED顯示屏應用逐步增多。目前，LED 已經廣泛應用在銀行、火車站、廣告、體育場館之中。而隨著世博會的臨近，LED 顯示屏將廣泛的應用在體育場館以及道路交通指示中，LED 顯示屏在體育廣場中的應用將出現快速增長。目前，國內從事 LED 顯示屏生產的企業眾多，同時，受到外資企業LED 顯示屏價格過高的影響，在中國 LED 顯示屏市場上多以本土企業為主。目前，本土 LED 顯示屏生產企業除供應國內需求外，還不斷把產品出口到國外市場。而近年來，受到成本壓力的影響，國際上一些知名的 LED 顯示屏企業也逐步把 生產基地移到了中國，如巴可在北京設立了顯示屏生產基地，Lighthous

10、e 在惠州也擁有生產基地，Daktronics、萊茵堡都在國內設立了生產工廠。隨著國際 LED 顯示屏生產大廠不斷把生產基地轉移至國內， 加之國內眾多的 LED 顯示屏本土企業，中國正在成為全球 LED 顯示屏的主要生產基地。因此研究 LED 漢字滾動顯示屏的設計方法具有重要的理論和現實意義。隨著我國經濟的高速發展,對公共場合發布信息的需求日益增長，利用 LED 點陣滾動顯示漢字的出現正好適應了這一市場需求，已經成為信息傳播的一種重要手段。 2采用傳統方法設計的漢字滾動顯示器，通常需要使用單片機、存儲器和制約邏輯電路來進行 PCB 板級的系統集成。盡管這種方案有單片機軟件的支持較為靈活，但是由

11、于受硬件資源的限制，未來對設計的變更和升級，總是難以避免要付出較多研發經費和較長投放市場周期的代價。隨著電子設計自動化（EDA）技術的進展，基于可編程 FPGA 器件進行系統芯片集成的新設計方法，也正在快速地到代基于 PCB 板的傳統設計方式。因此，本設計的研究是很有必要的，之所以基于 FPGA 設計是因為現場可編程門陣列（FPGA）設計周期小，靈活度高，適合用于小批量系統，提高系統的可靠性和集成度。并且采用編寫靈活的 VHDL 語言編寫主程序。1.2 LED 點陣顯示特點（1）可以顯示各種數字、文字、圖表、曲線、圖形；（2）采用純紅、高綠作雙基色發光器件，發光亮度高，色彩鮮艷、豐富；（3）顯

12、示效果清晰、穩定、功耗低、壽命長；（4）優質鋁合金結構，磨沙、銀鏡或鈦金不銹鋼包邊。尺寸和規格可根據需要靈活組合；（5）支持各種計算機網絡，編輯軟件豐富、易用；（6）適用于室內、外所有信息發布及廣告宣傳場所。如：銀行、證券交易所、商場、市場、賓館、灑樓、電信、郵政、醫院、車站、機場等。1.3 FPGA 設計的特點FPGA 通常被認為是 ASIC 實現的一種替代手段. 一般 ASIC 包括三種, 既全定制、半定制(含標準單元和門陣列) 以及可編程器件。對于前兩種, 需要支付不可重復使用的工程費用 NRE (Non recurring Engineering) , 主要用于芯片的流片、中測、分析的

13、工程開銷, 一次費用一般在 1 萬至數 3萬美元以上。如果一次不成功、返工、甚至多次返工,NRE 費用將要上升。成本高、風險大, 而通常對每個 ASIC 品種的需求量往往不大,NRE 費用分攤到每個產品上價太高, 用戶無法接受。而對于可編程器件 PLD (Programmable Logic Device) 正是可以解決上述問題的新型 ASIC, PLD 以其操作靈活、使用方便、開發迅速、投資風險小等突出優點, 特別適合于產品開發初期、科研樣品研制或小批量的產品. FPGA 是一種新型的 PLD, 其除了具有 PLD 的優點外, 其規模比一般的 PLD 的規模大。目前,Xilinx 推出的 X

14、C4025 可以達到 25000 門的規模,Altera 公司的 FLEX10K100 系列芯片可達到十萬門的規模,完全可以滿足用戶的一般設計需要。 FPGA 的主要特點是: 寄存器數目多, 采用查找表計數,適合時序邏輯設計。 但是互連復雜, 由于互連采用開關矩陣,因而使得延時估計往往不十分準確。 FPGA 也有其自身的局限性, 其一就是器件規模的限制,其二就是單元延遲比較大。 所以, 在設計者選定某一 FPGA 器件后, 要求設計者對器件的結構、性能作深入的了解, 在體系結構設計時, 就必須考慮到器件本身的結構及性能, 盡可能使設計的結構滿足器件本身的要求. 這樣就增加了設計的難度。 離開對

15、 FPGA 結構的詳細了解, 設計人員就不可能優化設計。因而設計人員必須了解 FPGA 器件的特性和限制, 熟悉 FPGA 的結構。 在了解 FPGA 結構特點的基礎上, 就可以利用 VHDL 語言描寫出高效的電路描述實現性能優化的電路。 4第二章 系統設計2.1 設計任務與要求2.1.1 設計任務（1）設計一個 1616 的 LED 點陣顯示器；（2）在設計過程中，EDA 試驗箱進行仿真調試。2.1.2 設計要求（1）輸出預定義“王、日、田、口”四個漢字；（2）輸出漢字循環顯示；（3）操作方便、可維護性高；（4）程序簡捷，便于修改。2.2 設計原理2.2.1 總體設計方案方案一：本設計所使用

16、的 1616 的點陣，EDA 實驗箱上有其接口電路，列選信號為 SEL0，SEL1，SEL2,SEL3,經 4 線 16 線譯碼器輸出 16 列，從左起為第一列，列選信號是由一個 4 位向量 SEL3.0控制；行選信號為H0H15,是由 16 個行信號組成的，每一行由一個單獨的位來控制，高電平有效。例如“0000”表示第 0 列， “0000000000000001”表示第一行的點亮。由于列是由一個向量決定，而每一時刻的值只能有一個固定的值，因而只 5能使某一列的若干個點亮，因此就決定了只能用逐列掃描的方法。例如要使第一列的 2,4,6,8，行亮，則列為“0001” 、行為“000000001

17、0101010”就可以實現了。方案二：VHDL 程序設計的是硬件，他和編程語言的最大區別是它可以“并發執行”。本設計可以將 LED 顯示屏要的顯示內容抽象成一個二維數組（數組中的1對映點陣顯示屏上面的亮點），用 VHDL 語言設計一個進程將這個數組動態顯示在 LED 顯示屏上，再利用另一個進程對這個數組按一定頻率進行數據更新，更新的方式可以有多種。因為兩個進程是同時進行的（并發執行），如果對數組中的漢字數據按滾動的方式更新，則可實現漢字的滾動顯示。如圖 2-1 為該方案原理圖。更新數組數據二維數組動態顯示圖圖 2-12-1 方案二原理圖方案二原理圖2.2.2 方案的比較方案一很容易實現，而且占

18、用 FPGA 的資源較少。但是由于其實現方式的局限性，該方案只能實現漢字的滾動顯示。方案二中將 LED 點陣抽象成了一個二維數組?？梢栽O計一些比較復雜的算法來控制這個數組，使設計的系統不但可以滾動顯示漢字，還可以擴展一些其它的顯示效果。但是 6方案二中對數組的處理部分對 FPGA 芯片的資源消耗太大學校實驗室里的EPF10K10LC84-4 芯片只有 576 個邏輯單元遠遠不夠設計要求。所以最終選擇方案一。2.3 掃描控制模塊2.3.1 LED 的顯示原理1616 掃描 LED 點陣的工作原理同 8 位掃描數碼管類似。它有 16 個共陰極輸出端口,每個共陰極對應有 16 個 LED 顯示燈，所

19、以其掃描譯碼地址需 4 位信號線（SEL0-SEL3） ，其漢字掃描碼由 16 位段地址（0-15）輸入。 通過時鐘的每列掃描顯示完整漢字。 圖圖 2-22-2 LEDLED 燈紅綠信號燈紅綠信號 圖圖 2-32-3 16161616 點陣點陣 LEDLED 等效等效電路電路點陣 LED 一般采用掃描式顯示，實際運用分為三種方式： （1）點掃描（2）行掃描（3）列掃描若使用第一種方式，其掃描頻率必須大于 1664=1024Hz，周期小于 71ms 即可。若使用第二和第三種方式，則頻率必須大于 168=128Hz，周期小于 7.8ms 即可符合視覺暫留要求。此外一次驅動一列或一行（8 顆 LED

20、）時需外加驅動電路提高電流，否則 LED 亮度會不足。2.3.2 漢字的存儲用動態分時掃描技術使 LED 點陣模塊顯示圖像，需要進行兩步工作。第一步是獲得數據并保存，即在存貯器中建立漢字數據庫。第二步是在掃描模塊的控制下，配合行掃描的次序正確地輸出這些數據。獲得圖像數據的步驟是，先將要顯示的每一幅圖像畫在一個如圖 3.3 所示的被分成1616 共 256 個小方格的矩形框中，再在有筆劃下落處的小方格里填上“1”，無筆劃處填上“0”，這樣就形成了與這個漢字所對應的二進制數據在該矩形框上的分布，再將此分布關系以 3216 的數據結構組成 64 個字節的數據，并保存在只讀存貯器 ROM 中。以這種方

21、式將若干個漢字的數據貯存在存貯器內，就完成了圖像數據庫的建立工作。 2.4 漢字顯示漢字顯示使用的是 1616 的點陣，EDA 實驗箱上有其接口電路，列選圖圖 2-42-4 1616LED1616LED 點陣模塊點陣模塊 8信號為 SEL0，SEL1，SEL2,SEL3,經 4 線 16 線譯碼器輸出 16 列，從左起為第一列，列選信號是由一個 4 位向量 SEL3.0控制；行選信號為 H0H15,是由 16 個行信號組成的，每一行由一個單獨的位來控制，高電平有效。例如“0000”表示第 0 列， “0000000000000001”表示第一行的點亮。由于列是由一個向量決定，而每一時刻的值只能

22、有一個固定的值，因而只能使某一列的若干個點亮，因此就決定了只能用逐列掃描的方法。例如要使第一列的 2,4,6,8，行亮，則列為“0001” 、行為“0000000010101010”就可以實現了。下面是各個部分的程序設計：2.4.1 列循環掃描列循環掃描通過對每一列的掃描來完成對字母的現實，只要掃描的頻率足夠快，就能給人以連續的感覺。因此要控制掃描的頻率，不能太低，否則，就會造成視覺上的不連續，本設計的掃描頻率不得低于 50Hz,掃描程序如下: 9Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;E

23、ntity dz_xs is Port(enable,clk:in std_logic; -端口定義 輸入信號 Sel:out std_logic_vector(3 downto 0); -端口定義 輸出信號End dz_xs;Architecture count of dz_xs is Signal lie:std_logic_vector(3 downto 0);BeginProcess(clk,enable) -脈沖、使能信號beginIf clkevent and clk=1thenIf enable=1 thenIf lie0000 then Lie=lie-0001;Else Li

24、e=1111;End if; End if;End if;SelCase lie is -“王”字設計When 0011=h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00011111;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00000000;h8Case lie is -“日”字設計When0101=h0=00011111;h8h0=00010001;h8h0=00010001;h8h

25、0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00011111;h8h0=00000000;h8Case lie is -“田”字設計 When0100=h0=00011111;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00011111;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00011111;h8h0=00000000;h8Case lie is -“口”字設計When0101=h0=00011111;h8h0=00010000;h8h0=000

26、10000;h8h0=00010000;h8h0=00010000;h8h0=00010000;h8h0=00011111;h8h0=00000000;h8h0=00000000;h8=00000000; End case; End if; End if;End process;2.4.3 字母循環掃描及期間的延時環節為使字母不斷地循環顯示，并且使每個字母之間有停頓，就需要在中間加一定的延時和循環環節。在這一環節中，可以通過修改其數值來控制每個字母的顯示時間。其程序如下：process(clk) variable int: integer range 0 to 10000;begin if c

27、lkevent and clk=1then if int10000 then int:=int+1; elseint:=0; if next1=”11”then 15next1=”00”; elsenext10000 then Lie=lie-0001;Else Lie=1111;End if; End if;End if;SelCase lie is When 0011=h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00011111;h8h0=00010001;h8h0=00010001;h8

28、h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00000000;h8Case lie is When0101=h0=00011111;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00011111;h8h0=00000000;h8Case lie is When0100=h0=00011111;h8h0=00010001;h8h0=00010001;h8h0=00010001;h8h0=00011111;h8h0=00010001;h8h0=000

29、10001;h8h0=00010001;h8h0=00011111;h8h0=00000000;h8Case lie is When0101=h0=00011111;h8h0=00010000;h8h0=00010000;h8h0=00010000;h8h0=00010000;h8h0=00010000;h8h0=00011111;h8h0=00000000;h8h0=00000000;h8=00000000; End case; End if; End if;End process;a3:process(clk) variable int: integer range 0 to 10000;

30、begin if clkevent and clk=1then if int10000 then int:=int+1; elseint:=0; if next1=”11”thennext1=”00”; elsenext1= next1+1; 21 end if; end if;end if;end process;end count; 22第三章 系統調試與仿真3.1 開發環境介紹Quartus II 是 Altera 公司的綜合性 PLD 開發軟件，支持原理圖、VHDL、Veril-ogHDL 以及 AHDL（Altera Hardware Description Language）等多種

31、設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程。Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。對第三方 EDA 工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方 EDA 工具。此外，Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink相結合，可以方便地實現各種 DSP 應用系統；支持 Altera 的片上可編程系統（SOPC）開發，集系統級設計、嵌入式軟件開發、可

32、編程邏輯設計于一體，是一種綜合性的開發平臺。3.2 調試與仿真3.2.1 創建工程在 Quartus II 中新建一個 VHDL File 文件，將 VHDL 代碼輸入這個文件，并保存到工作目錄，名為 yz_ok.vhd。利用 new preject wizard 工具創建一個工程，工程名為 yz_ok,頂層文件實體名為 yz_ok，并將上面創建的 yz_ok.vhd 文件加入到工 23程中。3.2.2 編譯前設置（1）選擇目標芯片。用 assignmemts-settings 命令，彈出settings 對話框，選擇目標芯片為 EP2C5T144C8。圖圖 3 3- -1 1 選選擇擇目目標

33、標器器件件（2）選擇工作方式，編程方式，及閑置引腳狀態單擊上圖中的 device&pin options 按鈕，彈出 device&pin options 窗口。 在 General 項中選中 auto-restart configuration after error,使對 FPGA 的配置失敗后能自動重新配置，并加入 JTAG用戶編碼。 24 圖圖 3 3- -2 2 選選擇擇配配置置器器件件工工作作方方式式在 configuration 項中，其下方的 Generate compressed bitstreams 處打勾，這樣就能產生用于 EPCS 的 POF 壓縮配置文件。在 Conf

34、iguration 選項頁，選擇配置器件為 EPCS1，其配置模式選擇為 active serial。圖圖 3 3- -3 3 選選擇擇編編程程方方式式 25在 Unused pins 項，將目標器件閑置引腳狀態設置高阻態，即選擇As input,tri-stated。圖圖 3 3- -4 4 設設置置閑閑置置引引腳腳狀狀態態3.2.3 全程編譯設置好前面的內容之后，就可以進行編譯了。選擇Processing 菜單中 start compilation，在窗口的下方 processing 欄中顯示編譯信息。 26圖圖 3 3- -5 5 全全程程編編譯譯成成功功完完成成完成后在工程管理窗口左是角顯示了工程yz_ok 的層次結構和其中結構模塊耗用的邏輯宏單元數。此欄的右邊是編譯處理流程，包括數據網表建立、邏輯綜合、適配、配置文件裝配和時序分析等。3.2.4 時序仿真（1）新建一個矢量波形文件，同時打開波形編輯器。設置仿真時間為 50us,保存波形文件為 yz_ok.vwf。（2）將工程 yz_ok 的端口信號名選入波形編輯器中，所選的端口有 clk,enable 及總線 h0 和 h8。設置 clk 的時鐘周期為 2us，占空比為 50%。 27圖圖 3 3- -6 6