1、第五章1請在括號內填入適當答案。在CPU中：(1) 保存當前正在執行的指令的寄存器是（指令寄存器IR）；(2) 保存當前正要執行的指令地址的寄存器是(程序計數器PC)；(3) 算術邏輯運算結果通常放在（通用寄存器 ）和（數據緩沖寄存器DR ）。2參見下圖（課本P166圖5.15）的數據通路。畫出存數指令"STA R1 ，(R2)"的指令周期 流程圖，其含義是將寄存器R1的內容傳送至（R2）為地址的主存單元中。標出各微操作信 號序列。解："STA R1 ，(R2)"指令是一條存數指令，其指令周期流程圖如下圖所示：3參見課本P166圖5.15的數據通路，畫出

2、取數指令"LDA（R3），RO"的指令周期流程圖， 其含義是將(R3)為地址的主存單元的內容取至寄存器R0中，標出各微操作控制信號序列。5如果在一個CPU周期中要產生3個脈沖 T1 = 200ns ,T2 = 400ns ,T3 = 200ns,試畫出 時序產生器邏輯圖。解：節拍脈沖T1 ，T2 ，T3 的寬度實際等于時鐘脈沖的周期或是它的倍數，此時T1 = T3 =200ns ， T2 = 400 ns ，所以主脈沖源的頻率應為 f = 1 / T1 =5MHZ 。為了消除節拍脈沖上的毛刺，環 型脈沖發生器可采用移位寄存器形式。下圖畫出了題目要求的邏輯電路圖和時序信號關系

3、。根據關 系，節拍脈沖T1 ，T2 ，T3 的邏輯表達式如下：T1 = C1· ， T2 = ， T3 = 6假設某機器有80條指令，平均每條指令由4條微指令組成，其中有一條取指微指令是所有指 令公用的。已知微指令長度為32位，請估算控制存儲器容量。解：微指令條數為：（4-1）×80+1=241條 取控存容量為：256×32位=1KB7. 某ALU器件使用模式控制碼M，S3，S2，S1，C來控制執行不同的算術運算和邏輯操作。 下表列出各條指令所要求的模式控制碼，其中y為二進制變量，F為0或1任選。 試以指令碼（A，B，H，D，E，F，G）為輸入變量，寫出控制參數M

4、，S3，S2，S1，C的邏 輯表達式。解： M=G S3=H+D+F S2=1 C=H+D+(E+F)y8某機有8條微指令I1-I8，每條微指令所包含的微命令控制信號如下表所示。 a-j分別對應10種不同性質的微命令信號。假設一條微指令的控制字段為8位，請安排微指 令的控制字段格式。解：經分析，（e ,f ,h）和（b, i, j）可分別組成兩個小組或兩個字段，然后進行譯碼，可得六個 微命令信號，剩下的a, c, d, g 四個微命令信號可進行直接控制，其整個控制字段組成如 下：11.已知某機采用微程序控制方式，其控制存儲器容量為 512×48(位)。微程序可在整個控 制存儲器中實現

5、轉移，可控制微程序轉移的條件共4個，微指令采用水平型格式，后繼微 指令地址采用斷定方式。請問: （1）微指令中的三個字段分別應為多少位？ （2）畫出圍繞這種微指令格式的微程序控制器邏輯框圖。解：（l）假設判別測試字段中每一位作為一個判別標志，那么由于有4個轉移條件，故該字段為4位； 又因為控存容量為512單元，所以下地址字段為9位，。微命令字段則是：（4849）= 35位。（2）對應上述微指令格式的微程序控制器邏輯框圖如下圖所示。其中微地址寄存器對應下地址 字，P字段即為判別測試字段，控制字段即為微命令字段，后兩部分組成微指令寄存器。地 址轉移邏輯的輸入是指令寄存器的OP碼、各種狀態條件以及判

6、別測試字段所給的判別標志（某一位為1），其輸出用于控制修改微地址寄存器的適當位數，從而實現微程序的分支轉移（此例微指令的后繼地址采用斷定方式）。12今有4級流水線分別完成取值、指令譯碼并取數、運算、送結果四步操作，今假設完成各步操作的時間依次為100ns,100ns,80ns,50ns。請問：（1）流水線的操作周期應設計為多少？（2）若相鄰兩條指令發生數據相關，而且在硬件上不采取措施，那么第二條指令要 推遲多少時間進行。（3）如果在硬件設計上加以改進，至少需推遲多少時間？解：(1) 流水線的操作時鐘周期 t應按四步操作中最長時間來考慮, 所以t=100ns；(2) 兩條指令發生數據相關沖突情況

7、：:ADD R1,R2,R3 ; R2+R3R1SUB R4,R1,R5 ; R1-R5R4兩條指令在流水線中執行情況如下表所示:ADD指令在時鐘4時才將結果寫入寄存器R1中, 但SUB指令在時鐘3時就需讀寄存器R1了，顯然發生數據相關，不能讀到所需數據，只能等待。如果硬件上不采取措施,第2條指令SUB至少應推遲2個操作時鐘周期，即t=2×100ns=200ns；(3)如果硬件上加以改進(采取旁路技術),這樣只需推遲1個操作時鐘周期就能得到所需數據， 即t=100ns。15用定量描述法證明流水計算機比非流水計算機具有更高的吞吐率。解：衡量并行處理器性能的一個有效參數是數據帶寬（最大吞

8、吐量），它定義為單位時間內可以產生的最大運算結果個數。設P1是有總延時T1的非流水處理器，故其帶寬為1/T1。又設Pm是相當于P1 m 段流水處理器延遲時間Tr，故Pm的帶寬為1/（Tc+Tr）。如果Pm是將P1劃分成相同延遲的若干段形成的，則T1mTc 因此P1的帶寬接近于1/mTc，由此可見，當mTc>Tc+Tr滿足時，Pm比P1具有更大的帶寬。16. 流水線中有三類數據相關沖突：寫后讀（RAW）相關；讀后寫（WAR）相關；寫后寫（WAW）相關。判斷以下三組指令各存在哪種類型的數據相關。 (1) I1 LAD R1，A ； M（A）R1，M（A）是存儲器單元 I2 ADD R2，R1

9、 ；（R2）+（R1）R2(2) I3 ADD R3，R4 ；（R3）+（R4）R3 I4 MUL R4，R5 ；（R4）×（R5） R4(3) I5 LAD R6，B ； M（B）R6，M（B）是存儲器單元 I6 MUL R6，R7 ；（R6）×（R7） R6解：（1）寫后讀（RAW）相關；（2）讀后寫（WAR）相關，但不會引起相關沖突；（3）寫后讀（RAW）相關、寫后寫（WAW）相關17參考教科書圖5.42所示的超標量流水線結構模型，現有如下6條指令序列：I1 LAD R1, B; M(B) R1,M(B)是存儲器單元I2 SUB R2, R1; (R2)(R1) R2

10、I3 MUL R3, R4; (R3)×(R4) R3I4 ADD R4, R5; (R4)(R5) R4I5 LAD R6, A; M(A) R6,M(A)是存儲器單元I6 ADD R6, R7; (R6)(R7) R6請畫出：（1） 按序發射按序完成各段推進情況圖。（2） 按序發射按序完成的流水線時空圖。解：（1）(2)第六章1比較單總線、雙總線、三總線結構的性能特點。3. 用異步通信方式傳送字符"A"和"8"，數據有7位，偶校驗1 位。起始位1位,停止位l位，請分別畫出波形圖。解： 字符A的ASCII碼為 41H=1000001B； 字符

11、8的ASCII碼為 38H=0111000B； 串行傳送波形圖為：注： B：起始位 C：校驗位 S：停止位 8同步通信之所以比異步通信具有較高的傳輸頻率,是因為同步通信_。A.不需要應答信號；B.總線長度較短；C.用一個公共時鐘信號進行同步；D.各部件存取時間比較接近。解： C9. 在集中式總線仲裁中，_方式響應時間最快，_方式對_最敏感。A.菊花鏈方式 B.獨立請求方式 C.電路故障 D.計數器定時查詢方式解： B A C10. 采月串行接口進行7位ASCII碼傳送，帶有1位奇校驗位，l位起始位和1位停止位,當傳輸率為9600波特時，字符傳送速率為_。A.960 B.873. C.1372

12、D.480解： A11系統總線中地址線的功能是_。A 選擇主存單元地址 B 選擇進行信息傳輸的設備C 選擇外存地址D 指定主存和I/O設備接口電路的地址解： D12系統總線中控制器的功能是_。A 提供主存、I/O接口設備的控制信號和響應信號B 提供數據信息C 提供時序信號D 提供主存、I/O接口設備的響應信號解： D14. PCI是一個與處理器無關的_，它采用_時序協議和_式仲裁策略，并具有_能力。A.集中 B.自動配置 C.同步 D.高速外圍總線解：D C A B15. PCI總線的基本傳輸機制是_傳送。利用_可以實現總線間的_傳送，使所有的存取都按CPU的需要出現在總線上。PCI允許_總線

13、_工作。A.橋 B.猝發式 C.并行 D.多條 E. 猝發式 解： B A C D E17PCI總線中三種橋的名稱是什么？橋的功能是什么？解：PCI總線有三種橋，即HOST / PCI橋（簡稱HOST橋），PCI / PCI橋和PCI / LAGACY橋。在PCI總線體系結構中，橋起著重要作用：（1） 接兩條總線，使總線間相互通信；（2） 是一個總線轉換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統中任意一個總線主設備都能看到同樣的一份地址表。 （3） 利用橋可以實現總線間的卒發式傳送。19總線的一次信息傳送過程大致分哪幾個階段？若采用同步定時協議，請畫出讀數據的同步時序圖。解：分五個階段：請求總線、總線仲裁、尋址