1、數(shù)字邏輯實驗要求隨著大規(guī)模集成電路的迅速開展，數(shù)字電路技術(shù)已非常廣泛地應(yīng)用到各行各業(yè)之中。數(shù)字系統(tǒng)的設(shè)計方法也發(fā)生了根本的變化由原來的標(biāo)準(zhǔn)集成電路，如從開始的TTL集成電路，到后來的GAL編程芯片，再到現(xiàn)在迅速普及使用的 ASIC專用集成電路和 VHDL硬件 描述語言的出現(xiàn)及系統(tǒng)級仿真和綜合技術(shù)，成為電子設(shè)計自動化EDA 技術(shù)向更高層次開展的重要因素，采用 EDA技術(shù)可以極大的提高設(shè)計效率和設(shè)計精度。其特點主要包括兩 個方面：1,采用可編程邏輯器件后對系統(tǒng)硬件的改造。在各種大規(guī)模的高速數(shù)據(jù)采集和處 理系統(tǒng)中，可編程邏輯部件可以高速、準(zhǔn)確的完成一些控制算法，并且簡化了系統(tǒng)結(jié)構(gòu)。2,改良了系統(tǒng)設(shè)計

2、方案。EDA環(huán)境下的系統(tǒng)設(shè)計一般都采用自上而下的設(shè)計方法，它采用概念輸入模式，突破破了具體工藝的束縛。對于模擬電路和數(shù)字電路的設(shè)計，EDA提供了豐富的參數(shù)優(yōu)化工具及模型庫和建模工具，其硬件描述語言HDL不依賴于特定的工藝和固定的設(shè)計方法。并且能夠提供統(tǒng)一的防真環(huán)境，使模擬電路、數(shù)字電路和硬件描述語言動態(tài)的連接起來，同步協(xié)調(diào)地運行。系統(tǒng)的軟硬、件還可以同時設(shè)計， 從而有效解決設(shè)計中的瓶頸問題，縮短了設(shè)計時間。同時，EDA技術(shù)可以對系統(tǒng)產(chǎn)生測試向量，進(jìn)行故障仿真，從而可以大大降低實際系統(tǒng)的故障率。因此，在我們的數(shù)字邏輯實驗設(shè)計內(nèi)容中，將按照上述幾種典型的常用芯片進(jìn)行設(shè)計，如TTL電路用EDA進(jìn)行設(shè)

3、計方法，GAL芯片使用方法，又必須了解掌握和使用新的數(shù)字系統(tǒng)的設(shè)計方法，如FPGA芯片的使用方法及用 VHDL等硬件描述語言進(jìn)行編程等。目的就是讓我校計算機(jī)系的本科學(xué)生了解掌握和使用先進(jìn)的電路設(shè)計 方法。?數(shù)字邏輯電路設(shè)計?是計算機(jī)專業(yè)硬件設(shè)計必修根底課，是一門理論與實踐緊密結(jié)合的課程，其目的在于切實加強(qiáng)學(xué)生數(shù)字電路技術(shù)的分析和應(yīng)用。與?數(shù)字邏輯電路設(shè)計? 相配套的數(shù)字邏輯實驗是一門實驗性較強(qiáng)的課程，是教學(xué)中的一個非常重要環(huán)節(jié)，通過實驗不僅可以使學(xué)生在消化、穩(wěn)固、加深理解開拓課堂教學(xué)內(nèi)容，培養(yǎng)學(xué)生嚴(yán)謹(jǐn)認(rèn)真求實的科學(xué) 態(tài)度，培養(yǎng)學(xué)生實際動手的實踐技能，提高學(xué)生分析和解決問題的能力，還可以幫助學(xué)生

4、了解多種常用芯片的特性，及使用方法，掌握計算機(jī)局部邏輯的設(shè)計和調(diào)試和驗證過程。實驗設(shè)計須知：設(shè)計 實驗*修改設(shè)計 再實驗這是數(shù)字邏輯等硬件實驗通常都要遇到的一個過程。所以為了做好實驗，要求在實驗前結(jié)合實驗內(nèi)容，預(yù)習(xí)講義中的有關(guān)章節(jié)， 然后按實驗要求設(shè)計邏輯電路。由于每個實驗的設(shè)計方案不可能是唯一的，所以在具體設(shè)計中，要進(jìn)行分析、比擬，取最正確方案，設(shè)計方 法可根據(jù)講義一步步進(jìn)行， 復(fù)雜的可分成幾個局部進(jìn)行， 但這種設(shè)計方法往往有些麻煩，也不直觀，且理論上的最正確，在應(yīng)用中也往往不是最正確方案，因此在實際工作中常常是根據(jù)原理，應(yīng)用典型電路，用經(jīng)驗方法設(shè)計。在參考書中的，教師準(zhǔn)備的實驗電路也不一定

5、是最好 的，因此希望同學(xué)們靈活應(yīng)用已學(xué)過的知識，設(shè)計出最正確電路。然而，設(shè)計的最正確電路實驗與實際應(yīng)用仍存在不少差、另除上面所說方案之外，在實際應(yīng)用中還要考慮許多因素，如 干擾、反射、速度、負(fù)載、功耗、時間配合等等，也還要考慮相互協(xié)調(diào)。另外，標(biāo)準(zhǔn)化、工 程工藝、維護(hù)方便、使用環(huán)境等問題，這些都是要在實際工作中加以注意的。 數(shù)字邏輯實驗是在數(shù)字邏輯實驗儀上進(jìn)行的，實驗儀將在有關(guān)章節(jié)中介紹。另 外實驗中還配有示波器、直流穩(wěn)壓電源、萬用表及一套實驗工具等。實驗中有不懂的地 方要請教實驗老師。為了使數(shù)字邏輯實驗既要離不開講義，以穩(wěn)固提高所學(xué)過的知識，又 要注意和計算機(jī)原理實驗的連續(xù)性，系統(tǒng)性，已到達(dá)緊

6、密結(jié)合計算機(jī)專業(yè)的實際需要。 實驗內(nèi)容的安上如在知識的綜合性和難度上有所要求，因此需要每一個學(xué)生在實驗階 段認(rèn)真準(zhǔn)備。另外，根據(jù)學(xué)生的具體情況，增加了針對每個實驗的邏輯設(shè)計調(diào)試方面的 實驗知識。有關(guān)實驗儀的使用和數(shù)字電路實驗中常見故障分析與排除將在實驗之前專門 講解。在涉及具體實驗中，根據(jù)要求不同，可難可易，可簡可繁。學(xué)生可根據(jù)教師的 規(guī)定及自己的能力加以選擇。一實驗的根本要求 為了讓我校計算機(jī)系的本科學(xué)生能切實掌握數(shù)字邏輯電路的設(shè)計技能，對于本 科生在做數(shù)字邏輯實驗時，有以下要求：1所有實驗內(nèi)容都是設(shè)計性的，都由老師給定題目并提出具體要求，由學(xué)生根據(jù)對題目和要求的理解，自己進(jìn)行設(shè)計，調(diào)試，和

7、驗證。這就 要求學(xué)生 做實驗前一定要預(yù)習(xí)，搞清楚是做給定原理圖，及技術(shù)數(shù) 據(jù)的驗證性實驗，還是僅給定技術(shù)指標(biāo)要求，做設(shè)計性實驗。不管那 種實驗，先要閱讀預(yù)習(xí)實驗原理和要求，盡量明白這個實驗原理是什 么？為什么這樣做？自己進(jìn)行設(shè)計，調(diào)試，和驗證。這就要求學(xué)生對 講義里不清楚的局部，會查閱有關(guān)資料，以做到心中有數(shù)力求保證設(shè) 計的邏輯電路在實驗中的正確性2準(zhǔn)備好預(yù)習(xí)報告的大綱， 列出要在實驗中檢查的具體技術(shù)資料指標(biāo)及注意的問題， 畫出邏輯接線圖，邏輯符號要標(biāo)準(zhǔn)統(tǒng)一，要標(biāo)好管腳號，查 閱有關(guān)手冊， 熟悉實驗芯片的功能特點， 以保證正確使用。 如果要用小 規(guī)模芯片做實驗，可能聯(lián)線較多，做好能列出接線表，

8、以保證不漏接。 這樣，檢查時也方便的多。3通過數(shù)字邏輯實驗，要求我系本科生必須熟悉并初步掌握使用 EDA 進(jìn)行電路設(shè)計的方法。4學(xué)生完成所有的電路設(shè)計后，可以分別用 IC 芯片， GAL 芯片或用 FPGA可編程芯片加以實現(xiàn)，或幾種芯片兼用實現(xiàn)，但都必須通過用 VHDL 語言進(jìn)行 編程，模擬，仿真和驗證。5了解有關(guān)實驗儀器的原理和正確的使用方法，確保實驗儀器和設(shè)備的平安有效使用。6 對于實驗報告的要求一份完整的實驗報告應(yīng)包括以下內(nèi)容: 實驗的目的。 實驗電路的設(shè)計思想、 原理、方法、技巧以及簡述過程，其中包括化簡的邏輯表達(dá) 式或用硬件描述語言編的程序等。 調(diào)試驗證方法，以及調(diào)試中發(fā)現(xiàn)的問題和解

9、決方法。 結(jié)論和收獲 如果是驗證性實驗，請你能自己動手設(shè)計一個新的電路加以比擬。 附上正確標(biāo)準(zhǔn)的邏輯原理圖，有的邏輯圖還需要附上波形圖。 你對實驗的改良意見等。實驗內(nèi)容實驗一十進(jìn)制代碼一一8421碼轉(zhuǎn)換電路在數(shù)字設(shè)備和計算機(jī)系統(tǒng)中，任何數(shù)據(jù)信息都是用代碼來表示的。由于需要的不同，采用了多種類型的 BCD代碼編碼，如二進(jìn)制代碼，十進(jìn)制碼和8421碼等，這些代碼在必要時需要相互轉(zhuǎn)換，相互轉(zhuǎn)換的方法之一就是用組合邏輯電路來實現(xiàn)。轉(zhuǎn)換真值表十線十進(jìn)制數(shù)8421BCD碼D9 D 8 D7D6 D 5 D 4 D 3D2 D1 D 0B8 B4 B 2 B10 0 0 0 0 0 0 0 0 10 0 0

10、 00 0 0 0 0 0 0 0 1 00 0 0 10 0 0 0 0 0 0 1 0 00 0 1 00 0 0 0 0 0 1 0 0 00 0 1 10 0 0 0 0 1 0 0 0 00 1 0 00 0 0 0 1 0 0 0 0 00 1 0 10 0 0 1 0 0 0 0 0 00 1 1 00 0 1 0 0 0 0 0 0 00 1 1 10 1 0 0 0 0 0 0 0 01 0 0 01 0 0 0 0 0 0 0 0 01 0 0 1十進(jìn)制代碼轉(zhuǎn)換成 8421碼原理框圖如下:學(xué)生根據(jù)上圖寫下表達(dá)式：B8=B4=B2=B1 =實驗要求：學(xué)生自己根據(jù)邏輯圖填寫邏輯

11、表達(dá)式 分別用TTL芯片，GAL芯片和用VHDL硬件描述語言編寫出該電路的程 序，通過FPGA芯片加以實現(xiàn)。 獨立完成電路調(diào)試 驗證輸入與輸出的關(guān)系實驗二加法器的電路設(shè)計不同的碼制相互進(jìn)行轉(zhuǎn)換運算時會產(chǎn)生誤差，需用不同的修正方法加以解決， 如兩個一位的碼相加時，包括進(jìn)位可能產(chǎn)生二十種不同的和， 其中不超過1001的數(shù)不需 要修正，超過1001的數(shù)那么只需要加01102的修正就可得到正確的 BCD碼和進(jìn)位輸出結(jié)果。加數(shù) 被加數(shù)十進(jìn) 制數(shù)未校正的BCD和校正的BCD和備注KZ3Z2Z1Z0CS3S2S1S00000000000010000100001不 需200010000103000110001

12、1nu 要40010000100校50010100101正60011000110700111001118010000100090100101001100101010000110101110001120110010010需130110110011需要140111010100校150111110101正161000010110171000110111181001011000191001111001校正8421BCD碼的和根據(jù)上表可以看出。實驗三、譯碼器及數(shù)碼顯示數(shù)碼管是一種常用器件， 當(dāng)你顯示十進(jìn)制數(shù)時， 是有很多電路供你選用， 一般根據(jù)所使 用的數(shù)碼管是共陽極還是共陰極來選擇對應(yīng)芯片的。七段發(fā)光

13、二極管LED數(shù)碼顯示器的字形與七段熒光數(shù)碼管一樣，外觀為平面型。它 的a、b、c、d、e、f、g段是用發(fā)光二極管顯示的，并且分為共陽極和共陰極兩種。共陽極 是七個發(fā)光二極管的陽極接在一起，接到高電平正電源上，陰極接到譯碼器的輸出端，哪個發(fā)光二極管的陰極為低電平，哪個發(fā)光二極管就亮，而陰極為高電平的發(fā)光二極管就不亮。共陰極是七個發(fā)光二極管的陰極接到一起，接到低電平處，哪個發(fā)光二極管的陽極接高電平，哪個發(fā)光二極管就亮， 致共陽型數(shù)碼管內(nèi)部結(jié)構(gòu)。否那么就不亮。這種數(shù)碼特點是電源電壓為5V,與TTL電源一1 11 1 11 212 A3a45f|gberchd10 h 789101171hG f V

14、cc a bh k |共陽型數(shù)碼管內(nèi)部結(jié)構(gòu)LED數(shù)碼管內(nèi)部接線示意圖見圖e d V cc c h共陽極和共陰極兩種七段譯碼器的a g輸出必須是低電平有效。例如用SN74LS47即可它的輸出級為集電極開路，接線圖如圖2所示。共陰型數(shù)碼管內(nèi)部結(jié)構(gòu)1。與共陽級LED數(shù)碼相接的Q3 Q2 Q1 Q0假設(shè)用高電平有效的 SN74LS48就不行。如果LED數(shù)碼管是共陰極的，必須用 SN74LS48 有的LED數(shù)碼管帶小數(shù)點用 h表示。但是當(dāng)你要顯示的是 16進(jìn)制信息時，就有點麻煩，就要自己動手去設(shè)計組合，當(dāng)然方法還是很多的。譬如用 CPU和8279能實現(xiàn)，用154芯片的非門能實現(xiàn)，用 GAL 芯片編程做一

15、個也行，最后不行只能與非電路進(jìn)行組合了，所以關(guān)鍵是你有什么樣的器件就采用相應(yīng)方法去實現(xiàn)。本次實驗用兩種方法： 用與非門等芯片自己獨立進(jìn)行設(shè)計。 列真值表， 畫卡諾圖， 給出邏輯和 數(shù)碼管，自己調(diào)試完成實驗。 用 154 芯片和與非門自己設(shè)計完成實驗。 以上兩種實驗都需在數(shù)碼管的 七段輸入串一個100-300 Q的限流電阻。實驗設(shè)備：萬用表 數(shù)字邏輯實驗儀實驗器件：芯片待定。 數(shù)碼管假設(shè)干個 電阻 20只74LS 1 54菜單邏輯圖附后因此我們要做的工作是用與非門搭一個 16 進(jìn)制譯碼器， 16 個輸入為 D0-D15代表0-15的16進(jìn)制數(shù)。7個輸出為a，b, c, d, e，f，g,這7個輸

16、 出對應(yīng)著數(shù)碼管的不同筆劃。 其中 7 個電阻為限流電阻， 一定要加， 否那么可能 燒壞數(shù)碼管。實驗內(nèi)容： 要求設(shè)計 16進(jìn)制譯碼器的邏輯圖：總共需要 7個 4或 8輸入的與非門 至于是 4 輸入還是 8 輸入,要根據(jù)實際情況而定 ,每個與非門的輸出便是 a，b，c，d，e，f， g中的一個。如要顯示0只須把D0接在輸出為g的 與非門的輸入上即可。 根據(jù)邏輯圖連好譯碼器，并將電阻、數(shù)碼管連上。 通電調(diào)試，直至 0-F都能正確顯示為止。 經(jīng)教師檢查后，拆線，收拾器材。選做驗證4-16線譯碼器74LS154的功能，將74LS154的輸出分別接在 D0-D5,從輸入端輸入 4位BCD碼，觀察數(shù)碼管的

17、顯示。實驗四 用 HDL 編數(shù)碼管顯示實驗?zāi)康模?、了解數(shù)碼管的控制原理；2、了解掃描的原理；3、加深對硬件描述語言的理解和應(yīng)用；實驗內(nèi)容：1、編一個程序?qū)崿F(xiàn)對實驗臺上六個數(shù)碼管的控制, 使六個數(shù)碼管顯示一個六位數(shù), 并 不斷的計數(shù),可以是十進(jìn)制、十六進(jìn)制等通過開關(guān)選擇 。2、在上述程序中附帶實現(xiàn)對實驗臺上十六個 LED 燈的控制,使十六個燈按每四個燈表示六位數(shù)中的一位最好是表示高四位 ,同時要可以選擇通過開關(guān)控制。實驗原理：1、數(shù)碼管的顯示控制數(shù)碼管一般是七個數(shù)碼段和一個小數(shù)點，從控制電平可分為共陽極和共陰極兩種。一般的數(shù)碼管有十個引腳，弓I腳的控制信號如圖1:其中的S1是電源引腳，共陽極的

18、接電源正極，對應(yīng)的引腳號接電源負(fù)極即可使對 應(yīng)的數(shù)碼段點亮顏色各異，可能為紅、黃。本實驗臺使用的是共陽極數(shù)碼管，在設(shè)計中用低電平控制選中。2、掃描信號的控制由于六個數(shù)碼管的共陽極是接在一起的，要六個數(shù)碼管顯示六個不同的數(shù)字，只能 通過分時控制。由于人視覺系統(tǒng)的特殊構(gòu)造，我們看到一個物體后，物體的圖象會 在視網(wǎng)膜上滯留一定時間，當(dāng)數(shù)碼管的數(shù)字顯示到達(dá)24幀/秒以上即每秒鐘該數(shù)碼管被選中24次以上，每次只顯示很短的時間，人就覺得該數(shù)字是穩(wěn)定顯示的了。 這就要求掃描頻率要到達(dá) 24Hz以上，本實驗臺提供的脈沖是4MHz的，請按需要分頻。要使六個數(shù)碼管的數(shù)字在掃描時變化，那么對應(yīng) 計數(shù)器的頻率應(yīng)該比掃

19、描頻率要高幾十倍，而且倍數(shù)要選擇好，這兒就不提供具體的數(shù)字了，請自己選擇。至 于六位數(shù)字的進(jìn)位關(guān)系，可以由計數(shù)器脈沖的選擇來實現(xiàn)。實驗步驟：1.翻開Max + plusll新建一工程，再新建一文本文件2 .在文本中輸入如下引腳定義：主時鐘GCLK:INPUT;開關(guān)K15.O:INPUT;燈L15.O:OUTPUT;-數(shù)碼管字選DLS5.O:OUTPUT;-數(shù)碼管段選DL7.O:OUTPUT;3.編輯程序、調(diào)試，直到編譯通過。 控制信號的有效電平如下：燈L15.O高電平亮數(shù)碼管字選DLS5.O低電平有效數(shù)碼管段選DL7.O低電平有效注：編程時要注意各個存放器的控制信號、脈沖的時序的關(guān)系4.翻開工

20、程的工程名.acf文件，把如下引腳鎖定輸入到該文件的前面緊 接在Altera公司的版權(quán)聲明的注釋后即可|GCLK : INPUT_PIN =184;|K15 :INPUT_PIN =102;|K14INPUT_PIN =100;|K13 :INPUT_PIN =97;|K12INPUT_PIN =95;|K11 :INPUT_PIN =91;|K10INPUT_PIN =88;|K9 :INPUT_PIN =79;|K8 :INPUT_PIN =76;|K7 :INPUT_PIN =73;|K6 :INPUT_PIN =70;|K5 :INPUT_PIN =67;|K4 :INPUT_PIN

21、=64;|K3 :INPUT_PIN =61;|K2 :INPUT_PIN =58;|K1 :INPUT_PIN =56;|K0 :INPUT_PIN =55;|L15 :OUTPUT_PIN=164|L14 :OUTPUT_PIN=151;|L13 :OUTPUT_PIN=148|L12 :OUTPUT_PIN=145;|L11 :OUTPUT_PIN=153|L10 :OUTPUT_PIN=150;|L9 :OUTPUT_PIN=147|L8 :OUTPUT_PIN=144;|L7 :OUTPUT_PIN=146|L6 :OUTPUT_PIN=149;|L5 :OUTPUT_PIN=142

22、|L4 :OUTPUT_PIN=161;|L3 :OUTPUT_PIN=108|L2 :OUTPUT_PIN=109;|L1 :OUTPUT_PIN=110|L0 :OUTPUT_PIN=111;|DLS5 : OUTPUT_PIN =140;|DLS4 : OUTPUT_PIN=137;|DLS3 : OUTPUT_PIN = 131;|DLS2 : OUTPUT_PIN=128;|DLS1 : OUTPUT_PIN = 122;|DLS0 : OUTPUT_PIN=119;|DL7 :OUTPUT_PIN = 113;|DL6OUTPUT_PIN=123;|DL5 :OUTPUT_PIN

23、= 130;|DL4OUTPUT_PIN=129;|DL3 :OUTPUT_PIN = 132;|DL2OUTPUT_PIN=135;|DL1 :OUTPUT_PIN = 138;|DL0OUTPUT_PIN=141;此處dl應(yīng)改為你的工程名DEVICE = EPM7256SQC208-7;END;也可以從本實驗臺附帶的文件數(shù)碼管鎖定腳.txt 中復(fù)制后粘貼到 acf文件CHIP dl *BEGIN中。5.下載到芯片中驗證。下載方法參照本書介紹實驗臺的章節(jié)。6實驗臺數(shù)碼管的排列順序請參照本書介紹實驗臺的章節(jié)。實驗五、 海明碼校驗邏輯電路海明校驗是一種多重校驗。 能糾正一位錯誤，發(fā)現(xiàn)二位同時錯誤

24、。在計算 機(jī)應(yīng)用于高可靠性存貯設(shè)備，如高速緩存、主存微程序內(nèi)存。也有用在外存， 如磁帶、磁盤等處。一、實驗?zāi)康模?掌握海明校驗的編碼原理以及設(shè)計、 調(diào)試方法，穩(wěn)固提高組合邏 輯知識，培養(yǎng)實際動手能力。二、實驗要求： 設(shè)計信息位為 4 位的內(nèi)存的海明校驗邏輯電路， 在讀內(nèi)存儲器 時，具有一位出錯報錯和糾正一位錯誤的功能 (發(fā)現(xiàn)兩個錯誤的線路 不作為要求) 。 為了驗證其正確性，在讀出信息的通路上，要串入造錯用邏輯， 位數(shù)自定。 奇偶發(fā)生器與海明校驗器對同一位用一塊奇偶校驗集成塊。 設(shè)計一個 3 位的單拍操作讀寫的內(nèi)存， 實用 7 位。讀寫地址可 用開關(guān)或計數(shù)器控制。三、使用器件： 如采用TTL芯

25、片，可用9位奇偶校驗集成塊 74S280或74180。(均用 6腳“奇作為輸出。 74180 的 4 腳一定要接地， 3 腳不用)；三 態(tài)輸出8位總線74LS244,與非門74LS00,與門74LS08等；另外糾錯用 的異或門(或異或非門)74LS136,計數(shù)器用74LS161。 如采用GAL芯片進(jìn)行設(shè)計，需寫出GAL方程式并可與TTL芯片進(jìn)行混合設(shè)計，這樣會減少芯片用數(shù)，減少連線，這也是一種常用的設(shè) 計方法。 如采用FPGA可編程芯片進(jìn)行設(shè)計，可先針對設(shè)計原理編寫VHDL硬件描述語言四、實驗提示： 假設(shè)有K位信息位，需要最少校驗位元r，必須滿足2r=K+ r +1。 將信息位和校驗位混合統(tǒng)一

26、編碼，分別用十進(jìn)制和二進(jìn)制表示。 十進(jìn)制編號等于2n(n=0, 1, 2)的位為校驗位，依次為bl, b2bj(j=1 r),其余為信息位，依次為a1, a2,ai ( i=1 k)。 校驗位 b1 由二進(jìn)制統(tǒng)一編號,最低位(也就是第一位)為“1的所有位的信息按位加， 我們記作b=S &ai(2 ) , b2由二進(jìn)制統(tǒng)一編號， 第二位為“ 1 的所有位的信息， 記作n2=工+ai(2)，依次類推那么bi= 工 +ai(2j-1) 校驗方程為 sj=bj+工+ai (2j-1 ),其中bj , ai為bjai寫入內(nèi)存后的讀出由sjs1s2組排二進(jìn)制：假設(shè)sj s1s2=0那么不發(fā)生錯指單錯假設(shè)s

27、js1s2豐0那么組排成的二進(jìn)制與前面用二進(jìn)制統(tǒng)一編號相 等的那位出錯。 用異或門或異或非門糾錯到達(dá)取反用某位的出錯信號即譯碼器對應(yīng)的輸出控制二輸入之一,異或糾錯目的，造錯原理類同，見圖。aiai實驗中只要在一位上造錯出錯:Aai=al異或非al常態(tài)：A=L al=ai A=H Ai=al 因奇偶發(fā)生器與校驗器同用一塊芯片，因此在寫內(nèi)存時，應(yīng)控制bi不送入校驗器，在讀時bi要送入數(shù)據(jù)輸出數(shù)據(jù)輸入 附框圖供設(shè)計邏輯圖時參考。為了便于檢查，使用開關(guān)和指示燈均要標(biāo)注清楚。 設(shè)計中要針對所給定 K寫出奇發(fā)生器表達(dá)式和效驗方程。五、調(diào)試步驟： 造錯處于讀 看 sj s1s2 是否等于造錯那位對應(yīng)的二進(jìn)制

28、編寫數(shù)。 看 38 譯碼器輸出是否指出造錯那位，低的輸出表示錯。 查經(jīng)糾錯線路后，輸出數(shù)據(jù)是否和原寫入一致，驗證糾錯功能。 例如，約定計算機(jī)中的二進(jìn)制代碼都以奇校驗碼存入內(nèi)存， 那么當(dāng)從內(nèi)存 取出時，假設(shè)檢測到二進(jìn)制代碼中“ 1的個數(shù)不是奇數(shù)時，說明該代碼在存取 過程中發(fā)生了錯誤， 顯然，假設(shè)代碼在存取過程中發(fā)生了兩位或偶數(shù)個數(shù) 出 錯，用奇偶校驗碼就檢測不出來。另外， 奇偶檢測碼只能發(fā)現(xiàn)錯誤，但不能確 定哪位出錯。 由于在一般情況下兩位出錯的概率遠(yuǎn)小于一位出錯的概率， 而且 奇偶校驗碼增加設(shè)備不多就能發(fā)現(xiàn)錯誤， 因此它是一種在計算機(jī)中廣泛被采用 的一種可靠性代碼。同步時序邏輯實驗六、環(huán)形移位

29、存放器實驗?zāi)康模?了解串行移位存放器輸入的控制過程 熟悉中規(guī)模移位存放器的邏輯功能和使用方法。實驗原理及說明：存放器和移位存放器是計算機(jī)中不可缺少的根本邏輯部件，它們都是由觸發(fā)器 構(gòu)成的，都有暫時存放數(shù)據(jù)的功能，但是移位存放器具有移位功能。所謂的移位功 能就是存放在存放器中的數(shù)據(jù)可以在移位脈沖的作用下逐位左移或右移。移位存放器是由觸發(fā)器鏈接而構(gòu)成的同步時序網(wǎng)絡(luò)，每個觸發(fā)器的輸出與后一 級觸發(fā)器的控制輸入端相連，所有觸發(fā)器共享一個時鐘脈沖源。在時鐘脈沖的作用 下，存貯在移位存放器中的二進(jìn)制信息向左或向右依次做單向或雙向傳遞。移位存放器的用途非常廣泛，可構(gòu)成多種多樣的時序邏輯部件，如環(huán)形計數(shù)器，扭

30、形計數(shù)器，移位計數(shù)器，脈沖序列發(fā)生器等等。本實驗采用74LS164八位串并轉(zhuǎn)換器作為單項移位存放器，加上少量輔助電路 能提供多路輸出，并有很好的定時分辨率。該實驗電路采用2片164芯片組成N位循環(huán)移位，為了防止出現(xiàn)競爭和加快時鐘速率，最好用JK觸發(fā)器作輔助電路， 還可以利用所產(chǎn)生的節(jié)拍脈沖去觸發(fā)另一組JK觸發(fā)器，可以產(chǎn)生不同長度，不同極性的脈沖，具有形狀要看 J和K端分別連到移位存放器的哪一個輸出端。74LS164是上升沿觸發(fā)，而74LS76是下降沿觸發(fā)，故可到達(dá)防止競爭及加快速率的效果。該實驗的邏輯框圖如下圖：實驗器件: 數(shù)字邏輯實驗儀 雙蹤示波器 萬用表 74LS164 2塊8位串入并出移

31、位存放器 用FPGA可編程芯片，編出相應(yīng)的 VHDL或AHDL硬件描述語言實驗七 并一串行數(shù)據(jù)轉(zhuǎn)換邏輯電路實驗?zāi)康模?了解根本并到串電路的原理及應(yīng)用 掌握并到串電路的設(shè)計方法實驗原理：在計算機(jī)設(shè)備中，并到串的應(yīng)用是非常廣泛的。尤其是在計算機(jī)通訊中，計算內(nèi)部應(yīng)用的并行碼要轉(zhuǎn)換成串行碼才能被發(fā)送。當(dāng)然也有并行通訊，但由于用的電纜數(shù)目較多，本錢較高，一般只用于近距離高速通訊在進(jìn)行并到串轉(zhuǎn)換的過程中，移位存放器是必不可少的，它將并行數(shù)據(jù)一次存入該存放器中，然后每個時鐘脈沖便移出一位，如此便可形成一串碼。74LS165便是這樣的芯片。74LS161是一同步4位二進(jìn)制代碼計數(shù)器， 在 該實驗中，它負(fù)責(zé)移位

32、存放器是否已將 8位數(shù)據(jù)移出。該并到串電路的邏輯框圖如下：CLOCK控制邏輯串行輸出并入/串出III I I I并行數(shù)據(jù)輸入并行輸入串行輸出第二種方法是用74LS194。見下列圖。希望學(xué)生查閱有關(guān)資料自己分析理解。實驗八、移位型節(jié)拍脈沖分配器電路移位元型節(jié)拍分配器是由移位存放器和邏輯門組成，如圖1所示，它的移位存放器由五個 D觸發(fā)器組成，除 Q4和最低位的DO端相連外，高位觸發(fā)器 的D端與相鄰低位觸發(fā)器的 Q端相連，構(gòu)成環(huán)形移位存放器。如將它相鄰二觸 發(fā)器的Qi和Qi-1相連，那么產(chǎn)生四個節(jié)拍電位W0W3，它可根據(jù)需要增 加觸發(fā)器位元元元數(shù)而增加節(jié)拍電位的個數(shù)，用起來比擬方便。實驗?zāi)康模毫私饫?/p>

33、用移位存放器組合脈沖分配關(guān)系。 熟悉D觸發(fā)器或者JK觸發(fā)器的特點。實驗器件：數(shù)字邏輯實驗儀雙蹤示波器萬用表實驗要求：分析邏輯圖自己獨立進(jìn)行調(diào)試用雙蹤示波器觀察各點波形在實驗報告中附上各點波形圖CP對應(yīng)的波形圖為:123456789101112V4V3V2V1VOwoW1W2W3實驗九、 數(shù)據(jù)串行同步發(fā)送和并行接收電路一、實驗?zāi)康模哼M(jìn)一步掌握同步時序電路及其在計算機(jī)中的應(yīng)用， 提高靈活應(yīng)用， 以 及分析、設(shè)計、調(diào)試能力。二、實驗要求：1發(fā)送格式發(fā)送器接收到發(fā)送命令后，先發(fā)一個同步字符流，然后發(fā)7位有效信 息碼和一個校驗碼，此后循環(huán)發(fā)有效信息，當(dāng)接到停止命令，發(fā)完最后一 條有效信息，然后再發(fā)完中止

34、符流后停止發(fā)送。格式為：中止符校驗碼信息碼同步符0 0 0 0 1 0 0 1 PXXXXXXPXXXXXXX11010 110同步符，校驗位，中止符，同有效信息碼一樣可由設(shè)備驅(qū)動程序加工好送給發(fā)送器，這樣硬件就簡單一些，也可以用硬件實現(xiàn)。本實驗用單拍將信息編碼寫入內(nèi)存。 發(fā)送時讀出送入并到串電路。 最簡單方法用開關(guān)直接控制，但不夠真實，往往配合不好，另外本實驗用 一開關(guān)代替發(fā)送命令，用中止符作為結(jié)束發(fā)送命令，校驗位不用為“0 異步同樣。2 接收器 接收器的串到并電路處在監(jiān)視同步字符的搜索方式下。一旦檢測到同步 字符后，緊接著的下一拍就開收有效信息并同時開始進(jìn)行接收有效信息的 位數(shù)的計數(shù)，當(dāng)正

35、確無誤地收到一條有效信息后，進(jìn)位計數(shù)器為8時， 將并行數(shù)在下一拍打入數(shù)據(jù)緩沖存放器，同時向主機(jī)發(fā)出請求，開始循環(huán) 執(zhí)行。直到收到中止符后就結(jié)束一次接收，再次進(jìn)行搜索狀態(tài)。接收中發(fā) 現(xiàn)錯誤，要即時報錯。上述過程局部也可由設(shè)備驅(qū)動程序完成。 本實驗除校錯、 報錯、 向主機(jī)發(fā)請 求不需要做之外，均要硬件完成上述功能。3全部邏輯必須用同步時序設(shè)計， 要列出狀態(tài)真值表，能化簡要化簡， 寫出邏輯設(shè)計表達(dá)式。4發(fā)送與接收之間相互聯(lián)機(jī)有三根：信號線、時鐘線、共地線。5 波特率自選，最高9 6 0 0,用3 0 0完成即可。三、 使用器件：并到串電路74LS166，串到并電路 74LS164 也稱移位器，雙74

36、LS74，計數(shù)器74LS161 可用作數(shù)據(jù)緩存，其它有74LS00、74LS04、74LS08、 74LS11 、 74LS21 、 74LS32、 74LS51 、 74LS244 等。四、實驗提示1 發(fā)送器設(shè)計發(fā)送器總的狀態(tài)可分為： 初態(tài)發(fā)送命令X到啟動發(fā)送循環(huán)工作一 中止符Y到停止一一初態(tài)，這四個階段為一個大循環(huán)。在大循環(huán)中，發(fā)送階段是以位計數(shù)器為核心的小循環(huán), 位計數(shù)器從1 *記到8 * ,實際也是記每個小 循環(huán)的脈沖個數(shù)。 當(dāng)為7 *時具備將并行數(shù)置入并到串電路條件之一,8 *時將數(shù)置入并到串電路同時發(fā)出第一個信息，1 7*是并到串電路移位元元和發(fā)送其余信息。 從上面分析可看出整個發(fā)

37、送器外輸入條件有兩個：X、Y,根據(jù)不同階段可設(shè)置啟動觸發(fā)器Q s,工作觸發(fā)器Q w,停止觸發(fā)器Q sp。在以位計數(shù)器狀態(tài) 為計數(shù)脈沖下，可以列出X、Qs、Q w、Y、Q sp及置入并到串電路條件C的真值表，從而找出它們之間的邏輯關(guān)系。 位置數(shù)器用移位器 74LS164,簡單方便直觀，為了使邏輯控制簡單，只要一開電源總清后就處于一個“1的循環(huán)移位元元狀態(tài)， 這個用一個D觸發(fā)器和一個或門，這種方法只是從啟動到正常工作有時要多幾個節(jié)拍。 因發(fā)送命令用開關(guān)，Y中止符電位實際也可能直接用開關(guān)控制，設(shè)計中要限制其只有一拍起作用，否那么會停不下來，或啟動不了。 使用內(nèi)存時要單拍寫入，其地址加“1在寫時要保證

38、正確寫入，讀時 保證實時正確置入 74LS166,并到串電路使用 74LS166。CLOCK同步數(shù)據(jù)并行接收一一串行發(fā)送邏輯框圖2 接收器設(shè)計 接收器總狀態(tài)可分為初態(tài)即掃描搜索到同步符一一接收工作循環(huán)一一中止符到初態(tài)，三個大階段。這個大循環(huán)中包含接收工作這個小循環(huán)， 這個小 循環(huán)同樣以位計數(shù)器為核心， 從1 * 8 *已接收完一個啊 ASCII碼，緊接下 拍打入緩存，并向主機(jī)發(fā)出請求。 位計數(shù)器用移位器 74LS164,但與發(fā)送不同的是沒有收到同步符時是不計 數(shù)的，對74LS164也無一個“1在循環(huán)回去。 根據(jù)上述分析，接收器有兩個外輸入同步符SY和中止符Y,并只要設(shè)置 一個工作觸發(fā)器QW就可

39、以描述狀態(tài)變化，在以位計數(shù)器狀態(tài)為計數(shù)脈沖下，可以列出SY、QW、Y、位計數(shù)器串入“1條件E0,打入緩存條件RC狀態(tài)真值表，并化簡，得出邏輯設(shè)計表達(dá)式。 同步符、中止符一般不打入緩沖存放器。3同步時序設(shè)計中，狀態(tài)必須在脈沖的統(tǒng)一沿前沿或者后沿的作用下 改變，否那么會混亂，特別注意不允許用電位封脈沖。4初態(tài)用一開關(guān)總清各觸發(fā)器、存放器6 提供框圖供參考同步數(shù)據(jù)并行接收一一串行發(fā)送邏輯框圖四、調(diào)試1用單拍脈沖Q代替脈沖源M。2接收器74LS164的串入端接一開關(guān)模擬送來的同步符、有效信息、中 止符。3被使用開關(guān)位置符合使用要求時，總清一下，然后按一下單拍鍵，檢 查狀態(tài)是否符合真值表，不符合要重做到

40、上一個狀態(tài)檢查，直到做完所有的狀態(tài)，數(shù)據(jù)都正確為止。4接上M,頻率調(diào)到1H z/s左右看是否正確。5發(fā)收雙方接好三根線，M調(diào)到300HZ/S，看接收是否正確。異步時序邏輯實驗十、脈沖序列檢測器設(shè)計P=15的M序列發(fā)生器由16 -=15取n=4即需要4級移位存放器，長度為15的M序列為:15種從該序到最右一位開始，每一位和它相鄰的左邊三位組成移位存放器的一種狀態(tài)，共 狀態(tài)，順序如 0000 H 00011000 *1100 *1110 - 1111* 0111* 1011 J0010 *0100 1001 0011*0110 *1101 1010 *0101作狀態(tài)轉(zhuǎn)換圖和最底位觸發(fā)器的卡諾圖如下

41、:Q1Q2Q3Q4q1q2q3q40U0110001000110011001110111011111111011101111011101101010101101010101101110001100110001100111001100101000100001000100001從卡諾圖中得到反應(yīng)方程為：D仁Q1于 Q4如果初始狀態(tài)為0時，就會變成死態(tài)，為防止此現(xiàn)象的發(fā)生，必須采用自啟動措施，讓0000態(tài)變成1000態(tài)，這樣：D1= Q1 壬 Q4 + Q1Q2Q3M=15的序列發(fā)生器 邏輯如下列圖：其他長度的M序列發(fā)生器的設(shè)計與之類似。該實驗是一個讓學(xué)生自己理解分析，并用VHDL硬件描述語言對該電

42、路進(jìn)行描述。然后上機(jī)模擬；仿真。CP實驗要求：用FPGA可編程芯片進(jìn)行設(shè)計。 在實驗報告中要根據(jù)所給的真值表詳細(xì)填寫原始狀態(tài)表，列出表達(dá)式，卡諾 圖，最后畫出電路圖實驗十一實現(xiàn)數(shù)字鐘的電路設(shè)計數(shù)字種原理的實驗設(shè)計 24時制數(shù)字鐘的設(shè)計要求時顯示“時，“分，“秒，能校準(zhǔn)時間，能有正點報時電路和定點 報時電路。設(shè)計局部有脈沖振蕩器。脈沖整形電路需要指出的是：脈沖頻率的精確度直接決定了 數(shù)字時鐘的準(zhǔn)確度。脈沖分頻局部：這局部電路主要用計時器以對方波信號進(jìn)行除六，除十，除二十四分頻,以期到達(dá)所需進(jìn)制信號，具體要算一下用多少觸發(fā)器，能完成以上的進(jìn)制。緊接著是譯碼器顯示局部。在這部電路中注意：譯碼器的輸出

43、邏輯要與LED顯示器件極性對應(yīng)問題。還有一點就是有些芯片是顯示符號調(diào)整問題， 這里最好用TTC與GAL兩種芯 片混合設(shè)計，當(dāng)然也可用 VHDC硬件描述語言進(jìn)行設(shè)計。整個設(shè)計是讓學(xué)生通過自己的設(shè)計去了解掌握脈沖整形，計數(shù)器分頻及定點報時的設(shè) 計方法。時分秒數(shù)字鐘原理框圖實驗十二設(shè)計一個有紅、綠、黃交通燈電路時序電路一交通燈控制器：本實驗在于了解實際應(yīng)用中的時序網(wǎng)絡(luò)設(shè)計和調(diào)試方法。交通燈受交通燈控制器TC的控制。控制器有時鐘信號CP,其周期為1分鐘。在正常通行情況下，交通燈交替工作，以使東西方向的交通放行 1分鐘，然后使南北交通放行 1分鐘。此外，控制器設(shè)有“人工干 預(yù)按鈕假設(shè)目前東西方向通行 1

44、分鐘后車輛還很擠，而南北方向并無車輛要求通行，可按下“人工干預(yù)按鈕，于是在目前的1分鐘周期結(jié)束時，仍然是南北方向亮紅燈，東西方向亮 綠燈，延長放行1分鐘，而后再自動為轉(zhuǎn)入正常的交替工作時序，如同未出現(xiàn)過某一方向車輛中斷的情況一樣，。通常，我們把控制器做成同步時序網(wǎng)絡(luò)。送到控制TC的唯一輸入為“人工干預(yù)信號P,交通燈在時鐘信號 CP=1時改變一次通行狀態(tài)。“人工干預(yù)信號直接送到 Y1,當(dāng)時鐘信 號CP為0時將Y1送到Y(jié)2，并由Y2送到控制器TC。這時為了防止在 CP=1改變通行狀態(tài) 時出現(xiàn)P信號而產(chǎn)生錯誤的轉(zhuǎn)換。控制器TC產(chǎn)生使東西方向通行的輸出信號Z仁1,產(chǎn)生南北方向通行的輸出信號 Z2=0,

45、且Z1和Z2為送行控制交通燈觸發(fā)器的輸入信號。第三個輸出Z3用以在延長通行1分鐘后使R-S觸發(fā)器復(fù)位注意：如果剛好在Z3=1時按下“人工干預(yù)按鈕，那么觸發(fā)器將復(fù)位，這時，請求“延長通行不起作用。思考題：假設(shè)延長通行1分鐘后，還需繼續(xù)延長 1分鐘，試畫出滿足要求的邏輯圖。OOO0OO實驗十三時序脈沖分頻分配延遲與整形電路時序脈沖電路在計算機(jī)中是不可缺少的一局部。主要有振蕩源目前都用晶振 主脈沖、分頻器、分配器、延遲和整形電路、單脈沖和定數(shù)脈沖電路等組成。以產(chǎn)生 周期和所要求的脈沖分配。目前計算機(jī)的速度越來越高，對脈沖本身的波形和一致性 要求也越來越高。如在高頻電路中，為了保證時間配合，防止干擾等

46、，主脈沖在加以 驅(qū)動后以電平即寬脈沖和等長線形式并行送到各插件，各插件以相同電路將寬脈 沖整行為窄脈沖幾個 ns到幾十個ns使用。時序脈沖分頻，分配，延遲與整形框圖(Ln =燈n)實驗?zāi)康模赫莆胀綍r序電路和分頻，延遲整形的原理和設(shè)計方法，進(jìn)一步提高實踐能力。實驗要求： 脈沖源為10兆，要求得到主脈沖為 1兆，即周期T=lus脈寬500ns 占空比 1:1 。 在主脈沖CP下產(chǎn)生單拍脈沖CPO可以不做。 在主脈沖CP下產(chǎn)生三個周期T1-T2，每個周期包括2個主脈沖的分頻分配器， 輸出系統(tǒng)波為CP1-CP2 有CP1得到延遲200ns,波寬為200ns的脈沖CP1. 由CP2得波寬為700ns的

47、脈沖CP2. 分頻器、周期發(fā)生器均設(shè)計成同步型，周期發(fā)生器用移位方式要寫出設(shè)計過程實驗器材：10兆脈沖源在實驗儀面板上；雙D觸發(fā)器74LS74;單穩(wěn)74LS123;計數(shù)器 74LS161 ；延遲線或作延遲用的低頻反相器 ；通用反相器、與門、與非門等；整形、延遲 中用的電阻電容.實驗提示: 附框圖供參考。為便于檢查，指示器用圖中給定的 產(chǎn)生系列波也可用計數(shù)器的選通法，但針對本實驗要求，電路并不簡單 延遲方法可用單穩(wěn)但要保持原脈沖寬度一般不用,還可用延遲線、低頻反相器、積分電路但寬度要變。 波形整形電路設(shè)計也可用單穩(wěn)、延遲時間鍵電路加觸發(fā)器葫蘆串結(jié)構(gòu) 電路、微積分電路等。整形和延遲方法比擬多， 在

48、滿足實驗要求的情況下， 哪種簡便、 經(jīng)濟(jì)就選哪 種。本實驗中，可任選一種。 設(shè)計中要防止過渡中的險象，防止冒出不允許的尖脈沖，這種尖脈沖有 時示波器看不到所以要分析。實驗介紹： LS123 單穩(wěn)用法：74LS123 單穩(wěn)集成塊含兩個單穩(wěn)多諧振蕩器，如下圖：圖中： a)Q 為輸出端b) A、B為輸入端，A為下跳沿觸發(fā)，B為上跳沿觸發(fā)c) CLR 為清零端d) R/C 為外接電阻電容端， C 為外接電容端，此兩端接電容， R/C 端還 要接電阻到+5V，用來調(diào)整輸出脈寬。接法如下：脈寬：CW 1000pf 為(0.451)RK Q CPfnsC1OOOpf 為 0.45RK Q cpfs手冊上有圖

49、表可查A 74LS123 調(diào)整脈寬方法有兩種 :(一)、是在R、C固定時，用周期W0.22C的連續(xù)脈沖在輸入端觸發(fā)，可將輸出脈沖加寬到需要的寬度。用加去除脈沖可使輸出脈沖變窄。(二)、是調(diào)整接上的電阻電容之大小，一般使用這種方法。B 74LS123 作延遲整形電路的方法：用兩個單穩(wěn)多諧振蕩器， 可以組成延遲整形電路， 被整形的脈沖從第一個輸入， 然后由輸出的后沿觸發(fā)第二個， 第二個的輸出即為延遲整形的脈沖， 延遲時間取決 于R1、C1,寬度取決于 R2、C2。下面是將脈寬為 2us正脈沖CP,延遲整形得到一 個正脈沖CP1，使CP含CP1，且前后沿均差 0.5微秒的具體電路： 典型整形電路設(shè)原

50、 CP 寬為 X ，整形后 CP1 寬為 X1其中(d)、(e) 般是將CP整形成一個窄脈沖， 由延遲器件形成一個時間鏈， 根據(jù)需要從時間鏈上引出脈沖去置“ 0、置“ 1觸發(fā)器，形成滿足各種需要的脈 沖。實驗調(diào)試 本次實驗在邏輯上根本是串形的，所以可完成一局部調(diào)一局部。 先調(diào)五分頻，接著調(diào)四分頻或兩個二分頻、然后調(diào)三個周期、最后調(diào)六個 系列波。 先用單拍脈沖作脈沖源，看指示燈或萬用表測電位，來查各局部邏輯是否 正確。注意在第 N 態(tài)錯，要查 N-1 態(tài)。 接上主頻 M用示波器看波形。用雙線經(jīng)B線拉出，探頭上的地線接好，B線接寬脈沖，A線接另一個一般示波器。已接好就不要亂動，假設(shè)測出差異較大，在

51、 非邏輯問題時，一般是示波器問題或未校正好。實驗十四 脈沖整形、分頻、分配、脈沖發(fā)生器數(shù)字電路信號源的很大一局部，都是脈沖，通常的脈沖都是用模擬電路產(chǎn)生的。在本實驗中，我們主要要探討的是用 TTL電路搭制的脈沖源。用 ttl搭制脈沖源具有本錢低廉，脈 沖波形毛刺少，脈沖頻率穩(wěn)定，起振容易以及電路簡單明了，分立組件少的諸多優(yōu)點。實驗?zāi)康模?了解并掌握 TTL電路搭制脈沖源的原理。 掌握一至兩種脈沖源的搭制方法。實驗原理：在放大器中，自激振蕩會使電路不能正常工作，必須設(shè)法消除。但在許多應(yīng)用中，我們希望利用這種自激振蕩現(xiàn)象，使放大器變?yōu)檎袷幤鳌慕Y(jié)構(gòu)上看正弦振蕩器就是一個沒有輸入信號的正反應(yīng)放大器。如下列圖：一般情況下，一個正弦振蕩器只有一個頻率下才能滿足相位平衡條件，因此要求在環(huán)路中包含一個具有選頻特性的網(wǎng)絡(luò)，稱之為選頻網(wǎng)絡(luò)。選頻網(wǎng)絡(luò)通常由LC或RC組件組成，起作用就是確定系統(tǒng)的振蕩頻率。當(dāng)