1、標準數據類型1, 整數(INTEGER)范圍:-214748354721474836462, 實數(REAL)范圍:-1.0E381.0E38 (綜合器不支持)書寫時一定要有小數3, 位(BIT)在數字系統中，信號經常用位的值表示，位的值用帶單引號的T和O來表示標準數據類型4, 位矢量(BIT_VECTOR)位矢量是用雙引號括起來的一組位數據“010101“5, 布爾量(BOOLEAN)只有“真“和“假“兩個狀態，可以進行關系運算6, 字符(CHARACTER)字符量通常用單引號括起來，對大小寫敏感明確說明1是字符時：CHARACTER(T)標準數據類型7, 字符串(STRING)字符串是雙引

2、號括起來的由字母，數字或,%,$組成的一串字符區分大小寫,laksdklakldM“仙 0101010”8, 時間(TIME)時間 的單位:fs,ps,ns,ms,sec,min,hr 例:10 ns整數數值和單位之間應有空格標準數據類型9, 錯誤等級(SEVERITY LEVEL)在VHDL仿真器屮，錯誤等級用來表示系統的狀態，它共有4種：NOTE(注意)WARNING(警告)ERROR(錯誤)FAILURE(失敗)標準數據類型10, 自然數(NATURAL)正整數(POSITIVE)自然數是整數的一個子類型，包括0和正整數；正整數也是整數的一個子類型只能是正整數數據除定 義類型外，有時還需

3、要定義約束范圍INTEGER RANGE 100 DOWNTO 0 BIT_ VECTOR (3 DOWNTO 0)REAL RANGE 2.0 TO 30.0IEEE定義的邏輯位與矢量在IEEE的程序包std_logic_1164屮定義了兩個非常重要的數據類型：1 ,stdjogic取值:0,1,Z,X,W,L,Hz：高阻X：不定w：弱信號不定L：弱信號o H：弱信號1 2,StdJogic_vector注意1, 在使用,std_logicH和”stdogic_vectorH時，在程序中必須聲明庫及程序包說明語句，即LIBRARY ieee和std_logic_1164.ALL這兩句在程序屮

4、必不可少2, std.logic有多個取值，與BIT不同,在編程時應特別注意，需要考慮全所有情況用戶自定義的數據類型1, 枚舉類型格式:TYPE數據類型名IS(元素，元素廠)；TYPE STD_LOGIC IS (，U；X，,，0，,，1，；乙TYPE week IS (Sun,Mon,Tue,wed,Thu,Fri,Sat);TYPE color IS (red,green,yellow,blue)TYPE lift_state IS(stoponl ,doorpeen,doorclose, doorwaitl, doorwait2, doorwait3, doorwait4,doorwai

5、t5, up,down,stop)枚舉類型的聲明TYPE color IS (red,green,yellow,blue);VARIABLE A:COLOR; SIGNAL B:COLOR;A:=RED; B=YELLOW;TYPE lever ISSIGNAL V:lever;V=1*;用戶自定義的數據類型2, 整數(INTEGER)格式:TYPE數據類型名IS數據類型定義約束范圍例TYPE digit IS INTEGERRANGE OTO 9 VARIABLE A:DIGIT;A:=5;A:=28;用戶自定義的數據類型3, 實數(REAL)格式:TYPE數據類型名IS數據類型定義約朿范圍

6、TYPE current IS REAL RANGE -1E4 TO 1E4 VARIABLE A:CURRENT;A:=1E3;A:=1E10;用戶自定義的數據類型4, 數組(ARRAY)格式:TYPE數據類型名IS ARRAY范圍OF原數據類型名例:TYPE word IS ARRAY (1 TO 8) OFSTD.LOGIC;TYPE word IS ARRAY (INTEGER 1 TO 8) OF STD_LOGIC;數組常在總線,ROM 和 RAM 中使用.用戶自定義的數據類型5, 記錄(RECODE)類型將不同的數據類型放在一塊，就是記錄類型數據格式:TYPE記錄類型名ISREC

7、ORD元素名：數據類型名；元素名：數據類型名；END RECORD記錄類型名;記錄(RECODE)類型例:TYPE bank IS RECORD addrO:STD_LOGIC_VECTOR(7 DOWNTO 0); addrl: STD_LOGIC_VECTOR(7 DOWNTO 0); rO: INTEGER; END RECORD;記錄(RECODE)類型 例:CONSTANT LEN:integer:=100;TYPE array logic IS ARRAY (99 downto 0)OF STD_LOGIC_VECTOR(7 DOWNTO 0) TYPE table IS RECO

8、RD a: array logic;b: STD_LOGIC_VECTOR(7 DOWNTO 0);c: integer RANGE 0 to len ;END RECORD;數據類型的轉換數據類型轉換函數有VHDL語言的包提供例如:STD_LOGIC_1164,STD_LOGIC_ ARITH STD_LOGIC_UNSIGNED 等等函數說明1、STD_LOGIC_1164 包 TO_STDLOGIC_VECTOR(A) TO_BITVECTOR(A) TO_LOGIC(A) TO_BIT(A)由 BIT_VECTOR 轉換成 STD_LOGIC_VECTOR 由 STD_LOGIC_VE

9、CTOR 轉換成 BIT.VECTOR 由 BIT 轉換 成 STD.LOGIC 由 STD.LOGIC 轉換成 BIT2、STD_LOGIC_ARITH 包 CONV_STD_LOGIC_VECTOR(A,位長)CONVJNTEGER(A)由 INTEGER,UNSIGNED 和 SIGNED 轉換成 STD_LOGIC_VECTOR由 UNSIGNED 和 SIGNED 轉換成 INTEGER3、STD_LOGIC_UNSIGNED 包 CONVJNTEGER(A)STD_LOGIC_VECTOR 轉換成 INTEGERVHDL屬性VHDL沒有一般程序語言屮的那些運算類標準函數，取而代Z的

10、是多種能反映和影響硬件行為的屬 性屬性在描述時序電路的VHDL設計文件中幾乎處處可見，如檢測上升沿，下降沿，知道前一次發生 的事件.VHDL屬性屬性指的是關于實體，結構體，類型及信號的一些特征有的屬性對綜合(設計)非常有用VHDL的屬性可分為數值類屬性，函數類屬性，范圍類屬性，信號類屬性，類型類屬性其引用的一般 形式為：對象屬性數值類屬性數值類屬性用于返回數組，塊或一般數據的有關值，如邊界，數組長度等信息對一般的數據有4種 數值類屬性：對象類型的左邊界，右邊界,上邊界，下邊界，對應的關鍵字是:LEFT,RIGHT,HIGH,LOW.數組在加一個長度屬性LENGTH.數值類屬性sdown:IN

11、std_logic_vector(8 DOWNTO 0); sup:IN std_logic-vector(0 to 8);這兩個信號的各屬性值如下:sdownleft=8; sdownright=0; sdownlow=0; sdownhigh=8;sdowrflength=9; supleft=O; supright=8; suplow=0; suphigh=8; suplength=9;數值類屬性TYPE bit32 IS ARRAY (63 DOWNTO 32) OF BITVARIABLE: left_ra ng e,right_ra ng e,up_ra ng e,low_ra n

12、g e,le n: INTEGER;BEGIN left-range:=bit32LEFT; -return 63 right-range:=bit32RIGHT; -return 32 up-range:=bit32 HIGH; -return 63 low-range:=bit32LOW; -return 32 len:=bit32LENGTH; -return 32 函 數類屬性信號屬性函數屬于函數類屬性，用來返回有關信號行為功能的信息共有5種信號屬性函數分別是： EVENT (事件):1 ACTIVE (活躍)；1 LAST.EVENT (最近一次事件到現在經過多少時間)；LAST_A

13、CTIVE (最近一次活躍到現在經過多 少時間)；LAST_V ALUE (信號變化前的取值是什么)EVENTEVENT:它的值為布爾型，取值為TRUE或FALSE;如果剛好有事件發生在該屬性所附著 的信號上 （即信號有變化），取值為TRUE.利用此屬性可決定時鐘邊沿是否有效，即時鐘是否發生EVENTSIGNAL elk: IN stdjogic; elk EVENT AND clk=r clk=1* AND elk EVENT elk EVENT AND elk clk=O AND elk EVENT rising_edge (elk) falling_edge (elk) EVENT 和

14、ACTIVEEVENT要求信號值發生變化;1到0,0到1ACTIVE信號值的任何變化,1到1,1到0,0到1,0到0;所有的事件都是活躍，但并非所有的活躍都是 事件范圍類屬性RANGE屬性，其生成一個限制性數據對彖的范虱例SIGNAL data_bus:std_logic_vector (15DOWNTO 0) ; data_bus *RANGE=15 downto 0用VHDL語言設計分頻電路，把1KHZ的時鐘分至約1HZ左右的時鐘LIBRARY IEEE;USE IEEE.Std_Logic_1164.ALL;ENTITY FreDevider ISPORT(Clkin :IN Std_Logic;Clkout :OUT Std_Logic);END;ARCHITECTURE Devider OF FreDevider IS CONSTANT N:lntege