1、精選優質文檔-傾情為你奉上數字電路各章知識點第1章 邏輯代數基礎一、 數制和碼制1二進制和十進制、十六進制的相互轉換2補碼的表示和計算38421碼表示二、 邏輯代數的運算規則1邏輯代數的三種基本運算：與、或、非2邏輯代數的基本公式和常用公式邏輯代數的基本公式（P10）邏輯代數常用公式： 吸收律： 消去律： 多余項定律： 反演定律： 三、 邏輯函數的三種表示方法及其互相轉換 邏輯函數的三種表示方法為：真值表、函數式、邏輯圖會從這三種中任一種推出其它二種，詳見例1-6、例1-7邏輯函數的最小項表示法四、 邏輯函數的化簡： 1、 利用公式法對邏輯函數進行化簡2、 利用卡諾圖隊邏輯函數化簡3、 具有約

2、束條件的邏輯函數化簡例1.1 利用公式法化簡 解： 例1.2 利用卡諾圖化簡邏輯函數 約束條件為解：函數Y的卡諾圖如下： 第2章 集成門電路一、 三極管如開、關狀態1、飽和、截止條件：截止： 飽和：2、反相器飽和、截止判斷二、基本門電路及其邏輯符號 與門、或非門、非門、與非門、OC門、三態門、異或、傳輸門（詳見附表：電氣圖用圖形符號 P321 ）二、 門電路的外特性1、電阻特性：對TTL門電路而言，輸入端接電阻時，由于輸入電流流過該電阻，會在電阻上產生壓降，當電阻大于開門電阻時，相當于邏輯高電平。詳見習題【2-7】、【2-11】2、輸入短路電流IIS 輸入端接地時的輸入電流叫做輸入短路電流II

3、S。3、輸入高電平漏電流IIH 輸入端接高電平時輸入電流4、輸出高電平負載電流IOH5、輸出低電平負載電流IOL6、扇出系數NO 一個門電路驅動同類門的最大數目。 非門的扇出系數：M1=IOL/IIL ，M2=IOH/IIH ，N=MIN（M1 ，M2）。第3章 組合邏輯電路一、 組合邏輯電路：任意時刻的輸出僅僅取決于該時刻的輸入，與電路原來的狀態無關二、 組合邏輯電路的分析方法 三、 若干常用組合邏輯電路譯碼器（74LS138、74LS139）數據選擇器（掌握表達式）全加器（真值表分析）四、 組合邏輯電路設計方法 1、 用門電路設計2、 用譯碼器、數據選擇器實現五、 集成器件的接聯P95圖3

4、-28 以及 P102圖3-40 例3.1 試設計一個三位多數表決電路1、 用與非門實現2、 用譯碼器74LS138實現3、 用雙4選1數據選擇器74LS153解：1. 邏輯定義設A、B、C為三個輸入變量，Y為輸出變量。邏輯1表示同意，邏輯0表示不同意，輸出變量Y=1表示事件成立，邏輯0表示事件不成立。2. 根據題意列出真值表如表3.1所示 表3.13. 經化簡函數Y的最簡與或式為：4. 用門電路與非門實現 函數Y的與非與非表達式為： 邏輯圖如下： 5. 用38譯碼器74LS138實現由于74LS138為低電平譯碼，故有由真值表得出Y的最小項表示法為： 用74LS138實現的邏輯圖如下：6.

5、用雙4選1的數據選擇器74LS153實現 74LS153內含二片雙4選1數據選擇器，由于該函數Y是三變量函數，故只需用一個4選1即可，如果是4變量函數，則需將二個4選1級連后才能實現 74LS153輸出的邏輯函數表達式為： 三變量多數表決電路Y輸出函數為： 令 則 邏輯圖如下：第4章 集成觸發器一、 觸發器：能儲存一位二進制信號的單元二、 各類觸發器特性方程 RS： JK： D： T： T'： 三、 各類觸發器動作特點及波形圖畫法 基本RS觸發器：、每一變化對輸出均產生影響同步RS觸發器：在CP高電平期間R、S變化對輸出有影響主從RS觸發器：在CP=1期間，主觸發器狀態隨R、S變化CP

6、下降沿，從觸發器按主觸發器狀態翻轉 主從JK觸發器：動作特點和主從型RS類似。在CP=1期間，JK狀態應保持不變，否則會產生一次變化。 T'觸發器：Q是CP的二分頻 邊沿觸發器：觸發器的次態僅取決于CP（上升沿/下降沿）到達時輸入信號狀態。四、 觸發器轉換D觸發器和JK觸發器轉換成T和T觸發器第5章 時序邏輯電路一、時序邏輯電路的組成特點：任一時刻的輸出信號不僅取決于該時刻的輸入信號，還和電路原狀態有關。時序邏輯電路由組合邏輯電路和存儲電路組成。二、同步時序邏輯電路的分析方法 邏輯圖 寫出驅動方法 寫出特性方程 寫出輸出方程 畫出狀態轉換圖 （詳見例5-1）。三、 典型時序邏輯電路1.

7、 移位寄存器及移位寄存器型計數器。2. 集成計數器 4位同步二進制計數器74LS161：異步清0（低電平），同步置數，CP上升沿計數，功能表見表5-10；4位同步二進制計數器74LS163：同步清0（低電平），同步置數，CP上升沿計數，功能表見表5-11； 4位同步十進制計數器74LS160：同74LS161，功能見表5-14； 同步十六進制加/減計數器74LS191：無清0端，只有異步預置端，功能見表5-12 ； 雙時鐘同步十六進制加減計數器74LS193：有二個時鐘CPU，CPD，異步置0（H），異步預置（L），功能見表5-13。四、 時序邏輯電路的設計1. 用觸發器組成同步計數器的設計方

8、法及設計步驟（例5-3）邏輯抽象 狀態轉換圖 畫出次態 以及各輸出的卡諾圖 利用卡諾圖求狀態方程和驅動方程、輸出方程 檢查自啟動（如不能自啟動則應修改邏輯） 畫邏輯圖2. 用集成計數器組成任意進制計數器的方法 置0法：如果集成計數器有清零端，則可控制清零端來改變計數長度。如果是異步清零端，則N進制計數器可用第N個狀態譯碼產生控制信號控制清零端，產生控制信號時應注意清零端時高電平還是低電平。 置數法：控制預置端來改變計數長度。 如果異步預置，則用第N個狀態譯碼產生控制信號。 如果同步預置，則用第N-1個狀態譯碼產生控制信號，也應注意預置端是高電平還是低電平。兩片間進位信號產生：有串行進位和并行進

9、位二種方法。詳見P182圖5-57第6章 可編程邏輯器件一、半導體存儲器的分類及功能從功能上分為隨機存取存儲器RAM和只讀存儲器ROM。RAM特點：正常工作時可讀可寫，掉電時數據丟失。ROM特點：正常工作時可讀不可寫，掉電時數據保留。 二、半導體存儲器結構1.ROM、RAM結構框圖以及兩者差異2.二極管ROM點陣圖三、存儲器容量擴展 位擴展：增加數據位數；字擴展：增加存儲單元；字位全擴展。第8章 脈沖的產生和整形電路重點：555電路及其應用 一、 用555電路組成施密特觸發器1. 電路如圖6.1所示 2. 回差計算 回差 3. 對應輸入波形、輸出波形如圖6.2所示二、 用555電路組成單穩態電

10、路1. 電路如圖6.3所示 穩態時 2. 脈寬參數計算3. 波形如圖6.4所示三、 用555組成多諧振蕩器1. 電路組成如圖6.5所示 2. 電路參數：充電：；放電：周期第9章 數/模 和 模/數 轉換電路一、 D/A 轉換器D/A 轉換器的一般形式為： ，為比例系數，為輸入的二進制數，D/A 轉換器的電路結構主要看有權電阻、T型電阻網絡D/A 轉換器等。T型電阻網絡D/A轉換器輸出電壓和輸入二進制數之間關系的推導過程。二、 A/D 轉換器1. A/D 轉換器基本原理 取樣定理：為保證取樣后的信號不失真恢復變量信號，設采樣頻率為，則A/D 轉換器過程：采樣、保持、量化、編碼2. 典型A/D 轉

11、換器的工作原理逐次逼近型A/D 轉換器原理雙積分型A/D 轉換器的原理數電部分概念總結第一章1.數制的表示方法以及相互之間的轉換：十進制數、二進制數、八進制數和十六進制數2碼制（1）n位有符號二進制數的編碼正數編碼的符號位為0、負數編碼的符號位為1。 正數的原碼、反碼、補碼相同。負數原碼的數值位等于二進制真值的絕對值。負數反碼的數值位為二進制真值的絕對值各位取反；負數補碼的數值位為二進制真值的絕對值各位取反后加1。（2）二十進制編碼BCD碼是用四位二進制碼對十進制數符編碼，分為8421BCD、5421BCD、2421BCD等有權碼和余三BCD、格雷BCD等無權碼。有權BCD碼的碼符權值疊加后等

12、于其代表的十進制數符值，無權BCD碼的碼符沒有權值意義。十進制數用BCD碼表示時，各碼組的位權仍為10的n次冪，例如，個位組碼的位權為100、十位組碼的位權為1 01、百位組碼的位權為102、。（3）可靠性代碼具有易于交錯的編碼規則格雷碼相鄰碼組只有一位碼符不同，奇偶校驗碼的校驗位反映了信息位中1符個數的奇偶性（校驗位與信息位中1符的總個數為奇或偶）。 第二章1 邏輯函數的基本概念和表示方法（真值表、邏輯式、邏輯圖、波形圖）。2 邏輯代數的基本定律（德摩根定律）和常用公式。3 邏輯代數的對偶規則、反演規則、代入規則。4 邏輯函數的最小項（包含函數所有變量的與項）和最大項（包含函數所有變量的或項

13、）及其對應的編號mi和Mi。5 邏輯函數的兩種標準形式是標準與或表達式和標準或與表達式。（1） 最小項表達式標準與或式及最小項和式（用編號表示）。（2） 最大項表達式標準或與式及最大項積式（用編號表示）（3）函數最小項和式的編號與其最大項積式的編號互補；相同編號的最小項和式與最大項積式互為反函數。6一般與或表達式可以通過對與項乘互補缺失變量之和構成最小項表達式。7邏輯函數的最簡與或表達式是與項最少、與項中變量最少的函數式；最簡或與表達式是或項最少、或項中變量最少的函數式。8邏輯函數的化簡（1）公式法化簡。（2）卡諾圖法化簡。（3）具有無關項的邏輯函數表達式及其化簡。 與或表達式及或與表達式表示

14、的邏輯函數的無關項（約束條件）用邏輯等式表示，如SR=0；最小項和式及最大項積式表示的邏輯函數中的無關項用di表示。第三章1TTL邏輯門電路的輸入級和輸出級都采用三極管。TTL電路的速度高，輸出級采用推挽形式，帶負載能力強。2.CMOS邏輯門是用成對溝道互補（N、P）、開啟電壓絕對值相同的MOS管組成邏輯門電路。CMOS電路的工作電源范圍寬，靜態功耗極小、輸出擺幅大，抗干擾能力強。3OC（集電極開路）或OD（漏極開路）邏輯門的輸出為低電平或高阻狀態。OC(OD)邏輯門可以互相連接并接上拉電阻后實現“線與”功能（并接后的輸出函數等于各OC（OD）邏輯門的輸出函數相與）。4三態（TSL）邏輯門具有

15、輸出使能控制，使電路的輸出有高電平、低電平、高阻三種狀態。5當三態門的使能無效時，輸出為高阻狀態；當三態門的使能有效時，輸出與輸入滿足邏輯門的運算功能。當三態門輸出并接時，任意時刻只能有一個三態門的使能有效。6傳輸門是控制模擬信號的開關器件，從多路模擬信號中選擇一路信號必須采用傳輸門；而從多路數字信號中選擇一路信號可以采用數據選擇器、三態門或傳輸門。7TTL的主要參數。開門電壓UON(輸入高電平的最小值UiHmin)的典型值為2V，關門電壓UOFF(輸入低電平的最大值UiLmax)的典型值為0.8V。輸入端實現高電平的最小接地電阻RON的典型值為2k，實現低電平的最大接地電阻ROFF的典型值為

16、700. 第四章1 組合邏輯電路的輸出只受當前的輸入信號控制，與電路原來的狀態無關，電路中沒有反饋通路，不含記憶元件。典型組合邏輯功能電路有編碼器、譯碼器、數據選擇器、數字比較器、并行多位.加法器、只讀存儲器等。2 8線-3線優先編碼器（74LS148）輸入8個低電平有效的信號，輸出優先級別最高的有效輸入信號的3位二進制反碼。33線-8線譯碼器74LS138輸入3位二進制碼，輸出8個表示不同輸入碼組的低電平有效的信號。當使能有效時，3線-8線譯碼器的輸出是輸入碼變量全部最小項的反函數。采用邏輯門綜合74LS138的輸出可以實現3變量的組合邏輯函數。4七段顯示譯碼器輸入4位二進制代碼，輸出7個控

17、制數碼顯示管段極的信號。正常顯示時，共陰顯示管的公共極接低電位，段極信號高電平有效；共陽顯示管的公共極接高電位，段極信號低電平有效。5數據選擇器的邏輯功能是根據n位選擇碼的狀態從2n個數據輸入中選擇一個到輸出。如4選1數據選擇器74LS153、8選1數據選擇器74LS151。6當多位數二進制數相加時，每一位的加運算不僅需要考慮本位的兩個加數，還要考慮低位的進位，稱為“全加”運算。全加器實現的是三個一位的二進制數加法運算，輸出一位二進制運算和以及向高位的進位信號。7集成四位加法器74283輸入兩組4位的二進制數A（A4A1）和B（B4B1）及最低位的進位C0，輸出A加B加C0的和進位最高位的進位

18、。7數值比較器7485的功能是對輸入的兩組4位的二進制數A（A3A0）和B（B3B0）進行比較，用三個高電平有效的開關量A>B、A<B和A=B表示比較結果。7485可以通過級聯輸入a>b，a<b，a=b擴展比較數據的位數，當數組A和B相等時，每個輸出等于相應的級聯輸入。8邏輯函數式中的互補變量是存在競爭條件的變量，該變量變化時可能產生冒險現象。消除競爭冒險的方法有加選通信號、修改邏輯設計增加冗余項、加濾波電容。第五章1雙穩態觸發器是時序邏輯電路的基本元件。根據激勵功能分為 RS、D、JK、T和T觸發器。觸發器的觸發方式分為直接觸發、電平觸發和邊沿觸發。直接觸發的觸發器狀

19、態變化只受激勵信號控制；電平觸發的觸發器在使能電平有效時狀態隨激勵功能改變；邊沿觸發的觸發器在CP脈沖信號的有效邊沿時狀態隨激勵功能改變。2觸發器的特性方程描述了觸發條件滿足時次態與激勵、現態的邏輯關系。D觸發器的特性方程Qn+1=D，JK觸發器的特性方程，T觸發器的特性方程。3計數型觸發器的次態方程計數型觸發器具有二分頻功能，即輸出Q的頻率是CP頻率的一半。4主從JK觸發器的一次性變化問題是指在時鐘信號為高電平期間主觸發器狀態只能改變一次。第六章1時序邏輯電路的輸出不僅與當前的輸入有關，還與其原來的輸出狀態有關，具有記憶功能。電路含有記憶元件（雙穩態觸發器），電路中有反饋路徑。時序邏輯典型功

20、能電路寄存器、鎖存器、計數器、靜態隨機存儲器等。2. 時序邏輯電路根據電路中觸發器的時鐘控制方式分為同步和異步兩種。同步時序電路中所有觸發器由同一時鐘信號控制，觸發器的狀態變化是同時進行的。異步時序電路中至少有一個觸發器的時鐘信號源與其他觸發器不同，各觸發器的次態是在其自身的時鐘控制有效時才會產生，電路的狀態變化不同步。3. 從電路輸出的控制方式分類，時序邏輯電路可分為米利(Mealy)型時序電路和莫爾(Moore)型時序電路。米利型時序邏輯電路的輸出是觸發器狀態和外部輸入控制的組合邏輯函數；莫爾型時序邏輯電路的輸出僅受觸發器狀態控制，與外部輸入無關。4. 計數器在數字系統中可以實現計數、狀態機、信號分頻、定時、延時等功能，移位寄存器在數字系統中可以實現移存型計數、狀態機、信號傳輸方式轉換等功能。5集成計數器可以利用輸出狀態控制反饋清零或反饋置數來減少有效狀態數。當計數器的清零或預置控制為異步方式時，產生控制信號的狀態為無