1、第3章組合邏輯電路概述Y (tn ) = F I(tn )= F0（I0、I1, In - 1）= F1（I0、I1, In - 1）一、組合邏輯電路的特點I0 I1In-1Y0 Y1Y= F1（I0、I1, In - 1）m-11. 邏輯功能特點電路在任何時刻的輸出狀態只取決于該時刻的輸入 狀態，而與原來的狀態無關。2. 電路結構特點(1) 輸出、輸入之間沒有反饋延遲電路(2) 不包含記憶性元件(觸發器)，僅由門電路組合邏輯電路二、組合電路邏輯功能的表示方法真值表，卡諾圖，邏輯表，時間圖(波形圖)三、組合電路分類 按邏輯功能不同：加法器比較器編碼器只讀譯碼器器數據選擇器和分配器CMOSTTL

2、 按開關元件不同： 按集成度不同：SSIMSILSIVLSI3. 1組合電路的分析方法和設計方法3. 1. 1組合電路的基本分析方法一、分析方法分析目的： 確定輸入變量不同取值時功能是否滿足要求；與非-與非)；，以便用 MSI、 變換電路的結構形式(如：與或 得到輸出函數的標準與或表LSI 實現； 得到其功能的邏輯描述，以便用于包括該電路的系統分析。說明功能真值表化簡邏輯表邏輯圖練習寫出圖中所示電路的邏輯表，說明其功能A + A + B3.A列真值表1Y1A + B1BB + A + B解1.逐級寫出輸出邏輯表4.功能Y = A + A + B + B + A + B輸入信號相同時輸出為1，否

3、則為02.化簡Y = ( A + A + B)(B + A + B)= AB + AB同或。ABY0001101110011二、分析舉例例分析圖中所示電路的邏輯功能&1YA B C&解= ABC + A + B + CY = ABC × A + ABC × B + ABC × C= ABC + A B C輸入信號極性是否相同的電路 符合電路功能表ABCYABCY00011000001010100100110001101111真值表例 3. 1. 1分析圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進制代碼。Y&&&&

4、amp;&&&&&&&&ABCD解 (1) 逐級寫輸出函數的邏輯表Y = X XDW = A AB AB BXD DX = W WC WC CWX例 3. 1. 1分析圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進制代碼。Y&&&&&&&&&&&&ABCDW = A ABAB B = AB + AB解 (2) 化簡X = WC + WC = AB C + ABC + A BC + ABCY = X D + XD = AB C

5、D + ABC D + A BC D + ABC D+ A B CD + ABCD + ABCD + ABCDXW(3) 列真值表Y = AB C D +ABC D + A BC D+ ABC D + A B CD+ ABCD + ABCD+ ABCD(4) 功能說明：當輸入四位代碼中 1 的個數為奇數時輸出為 1，為偶數時輸出為 0 檢奇電路。A B C DYA B C DY000001000100011100100010110100001101011101001110000101011011011001110101111111103.1.2組合電路的基本設計方法一、設計方法邏輯抽象：根據因

6、果關系確定輸入、輸出變量狀態賦值 用 0 和 1 表示信號的不同狀態根據功能要求列出真值表化簡或變換：根據所用元器件(分立元件 或 集成將函數式進行化簡或變換。)的情況畫邏輯圖列真值表邏輯抽象寫表化簡或變換二、 設計舉例例 3. 1. 2 設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數電平一致。(1) 邏輯抽象解輸入 A、B、C， 輸出 Y設定變量：狀態賦值：A、B、C = 0A、B、C = 1表示 輸入信號為低電平表示 輸入信號為高電平Y = 0Y = 1表示 輸入信號中多數為低電平表示 輸入信號中多數為高電平列真值表(2)寫輸出表并化簡Y = ABC + ABC + ABC +

7、 ABC= BC + AC + AB= BC + AC + AB最簡與非-與非式最簡與或式Y = BC + AC + AB= BC × AC × ABABCY00000010010001111000101111011111(3) 畫邏輯圖 用與非門實現Y = BC × AC × ABABAB&YBC&&CAC&例設計一個監視交通信號燈工作狀態的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態，發出解(1)邏輯抽象信號，提醒有關修理。列真值表輸入變量：R（紅）Y（黃）G（綠）1 - 亮0 - 滅RYGZ0000

8、11110011001101010101100101111 - 有0 - 無輸出變量： Z（有無故障）YG(2)卡諾圖化簡00011110R01Z = RY G + RY+ RG + YG11111(3)畫邏輯圖R&1Z = RY G + RY+ RG + YG&Y1Z1&G1&3.2加法器和數值比較器3.2.1加法器一、半加器和全加器1. 半加器（HalfAdder）兩個 1 位二進制數相加不考慮低位進位。Ai+Bi = Si (和) ® Ci (進位)S = A B + A Biii= A Å BiiCi = Ai Bi真值表AiBiSi

9、Ci0001101100101001函數式半加器（HalfAdder）AiB=1SSi= Ai Bi + Ai Bi= A Å BCi = Ai Biii&CiCiSiAiBi CO國標符號邏輯圖函數式2. 全加器（FullAdder）兩個 1 位二進制數相加，考慮低位進位。1- A0 - B111101Ai + Bi+ Ci -1( 低位進位 )11= S ( 和 ) ® C ( 向進位 )進位+ 111 001ii- 低位進位- S0 0= Ai Bi Ci-1+ Ai Bi Ci-1 + Ai Bi Ci-1+ Ai Bi Ci-1SiC = A B C+ A

10、 B C+ A B C+ A B Ciii -1iii -1iii -1iii -1i標準與或式真值表ABCi-1SiCiABCi-1SiCi0000010010001101010101010110010110111111全加器（FullAdder）SiACiABCBC00011110000111100101圈 “ 1 ”Ci= Ai Bi+ AiCi-1 + BiCi-1最簡與或式11111111卡諾圖用與門、或門和非門實現SiCiSiCi11&&&&&&&BiCi-1Ai111AiBiCi-1 COCI國標符號邏輯圖3. 集成全加器T

11、TL：74LS183CMOS：C661雙全加器VCC2Ai2Bi2Ci-12Ci2Si1Bi1Ai1Ci-11Si1Ci地VCC 2A2B 2CIn2COn+12F74LS1831A1B1CIn1FGND二、加法器（Adder）1.4 位串行進位加法器A = A3 A2 A1 A0B = B3 B2 B1B0電路簡單，連接方便特點：速度低 = 4 tpdtpd 1位全加器的平均傳輸延遲時間C3S3C2S2C1S1C0S0CO SCO SCO SCO SCICICICIA3B3A2B2A1B1A0B0C0-1實現多位二進制數相加的電路2. 超前進位加法器作加法運算時，總進位信號由輸入二進制數直

12、接產生。C0 = A0 B0 + ( A0 + B0 )C0-1C1 = A1B1 + ( A1 + B1 )C0= A B + ( A + B )A B+ ( A+ B )C0-111110000Ci = Ai Bi + ( Ai + Bi ) Ci-1優點：速度快缺點：電路比較復雜特點CMOS：CC4008TTL：7428374LS283C3超前進位電路A3 B3S3CIA2 B2A1 B1A0 B0C0-1S2CIS1CIS0CI邏輯結構示意圖集成第三章組合邏輯電路圖74LS283電路的邏輯符號CI是低位的進位，CO是向的進位，A3A2A1A0和B3B2B1B0是兩個二進制待加數，S3、

13、S2、S1、S0是對應各位的和。第三章組合邏輯電路例：將8421BCD碼轉換成余3碼。余3碼8421BCD碼3(即0011)余118421BC圖由74LS283的代碼轉換電路3碼D碼003. 2. 2數值比較器（DigitalComparator）一、1 位數值比較器AiBiLiGiMi( A > B )00110101001010010100LiAiG ( A = B )iMi ( A < B )Bi 用與非門和非門實現Li = Ai BiGi = Ai Bi + Ai Bi= Ai BiAi BiAiM = A B&Miiii&GLi = Ai BiGi = A

14、i Bi × Ai Bii&BiLM = A BiA Biiiii11邏輯圖函數式1位比較器真值表二、4 位數值比較器A = A3A2A1A0B = B3B2B1B0LGMABAB ABAB33221100A > B L = 1 A = B G = 1 A < B M = 14位數值比較器比 較 輸 入輸出A3 B3A2 B2A1 B1A0 B0LGM>´´´100=>´´100=>´100=>100=010<´´´001=<´&

15、#180;001=<´001=<001真值表4 位數值比較器M = M 3 + G3M 2+ G G M+ G G G M3213210G = G G G G3210= G + G + G + G3210L = MG = M + G& M 3A3G3&B3M 21A2G&2MB&&2MA&111&LB11&G11M 01A01&&11&GG B0011&1&11第三章組合邏輯電路VCCA3B2A2A1B1A0B0B3 A<B A=B A>B FA>B

16、FA=B FA<B地16157485 74LS8512345678集成數值比較器74LS85 (TTL)4 位集成數值比較器的真值表級聯輸入：供擴展使用，一般接低位的比較輸出，即的 FA < B 、 FA = B 、 FA > B接低位。比 較 輸 入級 聯 輸 入輸出A3B3A2B2A1B1A0B0A<BA=BA>BFA < BFA = BFA > B>=<=´>=´<´´>=´´´´´>=´´´

17、´´´001´´´´´´010´´´´´´100´´000000111000001000111110000擴展：兩片 4 位數值比較器8 位數值比較器B7A7B6A6B5A5B4A4B3A3B2A2B1 A1 B0A0A<B A=BA>BA<B A=BA>B74LS85比較結果74LS85低位比較結果1FA<BFA=BFA>BFA<BFA=BFA>B比較輸出級聯輸入3. 3編碼器

18、和譯碼器3. 3. 1編碼器（Encoder）編碼： 用文字、符號或者數字表示特定對象的過程（用二進制代碼表示不同事物）普通編碼器優先編碼器2nn二進制編碼器或分類：104二十進制編碼器信 I1Y1 代息 I2Y2 碼輸輸入 InYm 出編 碼 器 框 圖編 碼 器一、二進制編碼器用 n 位二進制代碼對 N = 2n 個信號進行編碼的電路1.3 位二進制編碼器(8 線- 3 線)I0 I2I4Y2I1 I3I53 位二進制編碼器Y輸出輸入1Y0I6I7I0 I7 是一組互相排斥的輸入變量，任何時刻只能有一個端輸入有效信號Y2 = I4 + I5 + I6 + I7Y = I+ I + I+ I

19、12367Y0 = I1 + I3+ I5 + I7函數式輸 入輸出Y2Y1Y0I0000I1001I2010I3011。I4100I5101I6110I7111編碼表Y2 = I4Y1 = I2Y0 = I1+ I5+ I3+ I3+ I6+ I6+ I5+ I7+ I7+ I7= I4× I5× I6× I7= I2× I3× I6× I7= I1× I3× I5× I7 用或門實現 用與非門實現Y0Y1Y2Y0Y1Y2111&&&I1I0I7 I6 I5 I4I3I2I3 I

20、2I7 I6 I5 I4I1 I0邏輯圖函數式2.3 位二進制優先編碼器幾個信號同時輸入，但只對優先級別最高優先編碼：的進行編碼。優先順序：I7 ® I0Y2 = I7 + I6Y1 = I7 + I6+ I5 + I4+ I 5 I 4 I3+ I 5 I 4 I2Y = I+ I 6 I+ I 6 I 4 I0753+ I 6 I 4 I 2I1輸入輸出I7I6I5I4I3I2I1I0Y2 Y1 Y01´´´´´´´11101´´´´´´110001&

21、#180;´´´´1010001´´´´10000001´´´011000001´´0100000001´00100000001000函數式編碼表Y0Y2Y1111Y2Y1Y0111&&1111I4I7I6I5I3I2I1I011I7I6I5I4I 3I 2I1I0111111輸入輸出為反變量邏輯圖第三章組合邏輯電路集成8線3線優先編碼74LS148擴展電路功能： S選通輸入端，低電平有效。S=0時編碼; S1時輸出被 Ys選通輸出端，級聯

22、時，與低片的 S 連接。低電平表示“電路工作，無編碼信號輸入”。YEX擴展輸出端，級聯時可作輸出位的擴展端。低電平表示“電路工作，有編碼信號輸入”。第三章74LS148功能表組合邏輯電路注意：輸入：邏輯0(低電平）有效輸出：反碼輸出輸入輸出SI0I1I2I3I4I5I6I7Y2Y1Y0YsYEX1××××××××11111011111111111010×××××××0000100×××××

23、5;01001100×××××011010100××××0111011100×××01111100100××011111101100×01111111101000111111111110第三章組合邏輯電路例：編碼器的擴展：用兩片74148優先編碼器串行擴展實現的16線4線優先編碼器高優先級A6低優先級A14A12A10A8A4A2A0A15A13A11A9A7A5A3A1G3&&&G2G3G3Z3Z2Z1Z01I7I6 I

24、5I4I3I2I1I0S74LS 148(2)YSYEXY2Y1Y0I7I6 I5I4I3I2I1I0S74LS 148(1)YSYEXY2Y1Y0二、二-十進制編碼器用 4 位二進制代碼對 0 9 十個信號進行編碼的電路。1. 8421 BCD 編碼器2. 8421 BCD 優先編碼器3. 集成 10線 -4線優先編碼器I0 I2 I4 I6I8I1 I3 I5 I7I9Y0 Y1 Y2Y3（7414774LS147）二-十進制編碼器3.3.2譯碼器（Decoder）編碼的逆過程，將二進制代碼翻譯為原來的含義一、二進制譯碼器(BinaryDecoder)A0 A1Y0 Y1An-1Ym-1如

25、： 2 線 4 線譯碼器4 線 16 線譯碼器3 線 8 線譯碼器輸出 m 個信號 m = 2n輸入 n 位二進制代碼二進制譯碼器1.3位二進制譯碼器 ( 3 線 8 線)A0Y0 Y1Y7Y6Y5Y4Y3Y2Y1Y0A2A1A03 位二進制譯碼器0000000000000110000A100100000100001101AY270000000110000000110001000110000000000011110110000000= A2 A1 A0Y2 = A2 A1 A0Y3 = A2 A1 A0Y4 = A2 A1 A0Y5 = A2 A1 A0= A2 A1 A0= A2 A1 A0

26、Y0Y6Y7Y1 = A2 A1 A0函數式真值表3 線 - 8 線譯碼器邏輯圖 輸出低電平有效Y7Y6Y5Y4Y3Y2Y1Y0&&&&&&&&A2 A2A1A1A0 A0111工作原理：A0A2A100101111110111112.集成 3 線 8 線譯碼器 - 74LS138Y0Y1Y2Y3Y4Y5Y6Y7S1 、S2 、S3S1A0A1A2S3S2S1 = 0 或S2S1 = 1且 S2+ S3 = 1+ S3 = 0工作正常工作 輸入選通端Y0Y1Y2Y3Y4Y5Y6Y774LS138A0A1A2STBSTCSTA功能示

27、意圖74138功能表輸入輸出STA STB STCA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7×1×××10××100100100100100100100100×××××××××00000101001110010111011111111111111111111111111101111111101111111101111111101111111101111111101111111101111111103.二進制譯碼器的級聯 兩片3 線 8 線4 線

28、-16 線Y15Y0Y7Y8Y0Y1Y2Y3Y4Y5Y6Y0Y1Y2Y3Y4Y5Y6Y7Y774LS13874LS138A0A1A2STBSTCSTAA0A1A2STBSTCSTA1A0A1A2A318 15工作有輸出無輸出4. 二進制譯碼器的主要特點功能特點：輸出端提供全部最小項門S1時，輸出邏輯表：Y = A A A = m0 2100每個輸出對應一個最小項Y = A A A = m1 2101Y = A A A = m2 2102Y = A A A= m32103Y = A= mA A42104Y = A= mA A52105Y = A A A= m62106= mi= MY iY =

29、A A A= mi72107第三章組合邏輯電路應用舉例例 用集成譯碼器實現函數 Z = AB + BC + AC解(1) 三個輸入變量，選 3 線 8 線譯碼器 74LS138(2) 函數的標準與非-與非式Z = ABC + ABC + ABC + ABC= m3 + m5 + m6 + m7= m3 × m5 × m6 × m7(3) 確認變量和輸入關系A2 = A A1 = BA0 = C令則Z = Y3 ×Y5 ×Y6 ×Y7第三章組合邏輯電路(4) 畫連線圖Z在輸出端需增加一個與非門&1C B AY0Y1Y2Y3Y4Y

30、5Y6Y774LS138A0A1A2STB STCSTA二、二-十進制譯碼器(Binary-CodedDecimalDecoder)將 BCD 碼翻譯成對應的十個輸出信號集成 4 線 10 線譯碼器：744274LS42三、顯示譯碼器a數碼顯示器半導體顯示(LED)液晶顯示(LCD)bfgced+VCC+VCC 低電平驅動+ 5 VYa000100110YbA3YcA顯示譯碼器Yd2YeA1YfAYg0共陽Rabcdefg00010共陽極每字段是一只發光二極管afbg 高電平驅動ecd+VCC+5 VgYa111011001YbARabcdef3Yc顯示譯碼器A2AYdYe1A0YfYg共陰0

31、0100共陰極七段顯示譯碼器74487448是一種與共陰極數字顯示器配合使用的集成譯碼器。abcdefgLT7448 BI/RBORBIA3A2 A1 A0七段顯示譯碼器7448的功能表功能（輸入）輸入輸入/輸出輸出顯示字形LT RBIA3A2A1A0BI/RBOabcdefg0123456789101112131415滅燈滅零試燈111×1×1×1×1×1×1×1×1×1×1×1×1×1×1×××100×0000000100100011010001010110011110001001101010111100110111101111××××0000××××111111111111111100111111100110000110110111110010110011101